JPH04134794A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、信頼性の高いＥＥＰＲＯ〜１（電気的に消去
・占込み可能な読出し専用メモリ）回路に関するもので
ある。

（従来の技術） 従来、このような分野の技術としては米国特許第４．９
０１，３２０号明細書（文献１）、及び特開昭６４−５
９６９３号公報（文献２）に記載されるものがあった。

前記文献１には、ＥＥＰＲＯＭの誤り訂正の原理及び手
法が記載されている。この文献１に記載されているよう
に、ＥＥＰＲＯＭメモリセル、即ちフローティングゲー
ト型ＭＯ８不揮発性メモリ素子は、本質的に、消去状態
を示す第１の状態と、書込み状態を示す第２の状態と、
この第１及び第２の状態以外の第３の状態をとる。第３
の状態は、−殻内に、製造された直後の状態でまだ消去
も書込みも一度も行なわれていない状態、あるいは複数
回書込み及び消去を繰り返して寿命になった状態、何ら
かの原因によって不良になったメモリセルの状態のいず
れかの状態である。このようなＥＥＰＲＯ〜１メモリセ
ルの性質を利用して誤り訂正が可能となる。

また、前記文献２には、低電圧及び低電流で動作可能な
ＥＥＰＲＯＭ回路の技術が記載されている。このＥＥＰ
ＲＯＭ回路では、チャージポンプ回路の段数を増加し、
低い周波数で高電圧スイッチを選択的に駆動し、さらに
適当な定数によって構成された回路手段を設けることに
より、低電圧及び低電流の動作を可能にしている。

（発明が解決しようとする課題） しかしながら、上記構成の回路では、たとえそれらの技
術を組合わせたとしても、低電圧及び低電流で動作し、
寿命が長く、故障が非常に少なく、さらにその故障を予
め検出できるような信頼性の高いＥＥＰＲＯＭ回路を構
成するこが困難であった。

本発明は、より信頼性の高いＥＥＰＲＯＭ回路を提供す
るものである。

（課題を解決するための手段） 前記課題を解決づるために、第゛１の発明（よ、フロー
ティングゲート型メモリセルを有するＥＥＰＲＯＭ回路
において、前記メモリセルを次のように構成したもので
ある。即ち、前記メモリセルは、フローティングゲート
型の第１及び第２の記憶用トランジスタと、前記第１及
び第２の記憶用トランジスタのドレインにそれぞれ接続
された第１及び第２の選択用トランジスタとを備え、前
記第１の記憶用トランジスタのコントロールゲート及び
前記第２の記憶用トランジスタのソースに書込み電圧を
供給し、前記第１記憶用トランジスタのソース及び前記
第２の記憶用トランジスタのコントロールゲートに消去
電圧を供給する構成にしている。

第２の発明は、第１の発明において、前記第１及び第２
の選択用トランジスタのゲートをワード線に、各々のド
レインを相補的な第１及び第２のビット線に、それぞれ
接続した前記メモリセルを該ワード線方向及び第１．第
２のビット線方向ヘアレイ状に配列する。そして、各メ
モリセルの負荷は、前記第１及び第２のじツＮ線圭て一
括して一組のＦＥＴ回路で＠成している。

第３の発明は、第１の発明において、前記書込み電圧を
供給する占込み回路と消去電圧を供給する消去回路との
いづれか一方または両方を前記メモリセル内に設け、前
記第１及び第２の選択用トランジスタのドレインにそれ
ぞれ接続した相補的な第１及び第２のビット線の電圧レ
ベルにより、前記書込み電圧及び消去電圧の供給を制御
する構成にしている。

第４の発明は、第１発明において、前記の第１及び第２
の選択用トランジスタのドレインにそれぞれ接続した相
補的な第１及び第２のビット線に、読出し回路を接続し
、該第１．第２のビット線の電圧レベルが“１１１　、
　　Ｒｏｌｌまたは“□ｔｏ、ｇ“１″を検出する手段
を該読出し回路に設けている。

第５の発明は、第１の発明において、前記第１及び第２
の選択用トランジスタのドレインにそれぞ接続した相補
的な第１及び第２のビット線に、該第１．第２のビット
線上の電位差を検出してそれを°°１°°、゛Ｏ°°の
論理し・ベルて読出づ手段を接続している。

第６の発明は、第２の発明において、前記第１及び第２
のビット線に読出し回路を接続し、該第１）第２のビッ
ト線の電圧ベルが“１１Ｉ　ｔ’　１ｌＱ１１またはＯ
”、“１″を検出する手段を該読出し回路に設けている
。

第７の発明は、第２の発明において、前記第１及び第２
のビット線に、該第１．第２のビット線上の電位差を検
出してそれを“１°゛′Ｏ″の論理レベルで読出す手段
を接続している。

（作　用） 第１及び第２の発明では、第１．第２の選択用トランジ
スタを介して１ピツトのデータが第１゜第２の記憶用ト
ランジスタに相補的に記憶される。

そして、前記記憶データを第１．第２の選択用トランジ
スタを介して差動で読出すことにより、メモリセルの寿
命の大幅な向上が図れると共に、第１及び第２の記憶用
トランジスタのいずれか一方の不良状態を他方の記憶用
トランジスタで救済可能となるため、不良率の低減化０
１図れる。

第３の発明では、第１及び第２のビット線の電圧レベル
で、書込み回路の書込み電圧及び消去回路の消去電圧の
供給を制御することにより、書込み動作及び消去動作を
各々のメモリセルに対して同時に行える。

第４及び第６の発明の読出し回路では、第１及び第２の
ビット線の論理レベルの不一致状態を検出するので、メ
モリセルの劣化あるいは寿命を予め検出することが可能
となる。

第５及び第７の発明では、第１．第２のビット線上の電
位差が“１ＦＴ　、４４０Ｈの形で読出されるので、読
出し精度が向上する。

従って、前記課題を解決できるのである。

（実施例） 第１図は、本発明の第１の実施例を示すＥＥＰＲＯＭ回
路の回路図である。

このＥＥＰＲＯＭ回路は、メモリセル１０と、メモリセ
ルデータを読出す読出し回路３０と、消去用の高電圧を
発生してメモリセルデータを消去づる消去回路４０とを
備え、これらの各回路かアレイ上に配列されてＥＥＰＲ
ＯＭ回路が構成されている。

例えば、横方向にメモリセル１０及び読出し回路３０＠
８列、縦方向にメモリセル１０及び消去回路４０を８列
繰り返して配列することにより、８行×８行＝６４ビッ
トのメモリセルアレイが構成される。

メモリセル１０は、フローティングゲート型の第１及び
第２の記憶用トランジスタ１１．１２と、Ｎチャネル型
ＦＥＴからなる第１及び第２の選択用トランジスタ１３
．１４と、書込み回路２０とで、構成されている。

記憶用トランジスタ１１のゲートは、記憶用トランジス
タ１２のソースに接続されると共に、書込み回路２０に
接続されている。記憶用トランジスタ１２のコントロー
ルゲートは、記憶用トランジスタ１１のソースに接続さ
れると共に、消去電圧供給線ＥＲＬに接続されている。

記憶用トランジスタ１１のドレインは、選択用トランジ
スタ１３を介して第１の＝ットＩＢＬに接続されると共
に、記憶用トランジスタ１２のドレインが選択用トラン
ジスタ１４を介して第２のビット線πに接続されている
、第１及び第２のビット線ＢＬ。

百πは相補的なビット線対である。

書込み回路２０は、記憶用トランジスタ１１゜１２に対
して高電圧の書込み電圧を供給する回路であり、Ｎチャ
ネル型ＦＥＴからなるトランジスタ２１，２２、零スレ
ッショルドＦＥＴからなるトランジスタ２３，２６，２
７）及びキャパシタ２４．２５より構成されている。こ
こで、零スレッショルドＦＥＴは、スレッショルド電圧
をＯｖ付近（０＋０．４Ｖ程度）に制御したものである
。

零スレッショルドＦＥＴを用いることにより、電圧損失
の少ない効率的な昇圧が可能となる。

読出し回路３０は、電流／電圧変換及び差動増幅機能を
有するＰチャネル型ＦＥＴからなる共通の負荷用トラン
ジスタ３１．３２と、消去時に動作するＮチャネル型Ｆ
ＥＴからなるトランジスタ３３と、“Ｑｌｌ　、　　１
ｇ　１Ｐ＋または“（ＴＺｄ“０”を検出するための検
出用ゲート３４と、ｉフイス−１−トインバータからな
る書込みゲート３５と、トライステートバッフ１からな
る読出しゲート３６とで、構成されている。

負荷用トランジスタ３１．３２は、ビット線ＢＬ、π丁
にたすき接続され、それらのソースが電源電圧ＶＤＤに
接続されている。検出ゲート３４は、ビット線ＢＬ、［
”の電位が“４Ｔｌ、“Ｏ″または“（Ｑ　Ｐｆ、“１
パかを検出し、エラー信号ＥＲＲを出力する回路である
。即ち、この検出ゲート３４は、エラー信号ＥＲＲをＣ
，ＰＵあるいは制御回路等へ、メモリセル１０が劣化も
しくは不良であることを通知する機能を有している。書
込みゲート３５は、書込み信号ＷＲＥにより、データバ
ス等のデータＤＡを反転してビット線πへ出力する回路
である。読出しゲート３６は、読出し信号ＲＤＥにより
、ビット線ＢＬ上の読出しデータをデータバス等へ出力
する回路である。

占込みゲート３５の出力側はビット線πに接続されると
共に、読出しゲート３６の入力側がビット線Ｂ「に接続
されているか、この接続関係はゲートが反転型か否かで
定まるため、その接続関係を逆にしてもよい。また、書
込みゲート３５の入力は、書込み中保持されていければ
ならないか、必要に応じてフリップフロップ等のデータ
保持回路等を適宜設けるようにしてもよい。

消去回路４０は、Ｎチャネル型ＦＥＴからなるトランジ
スタ４１，４７）零スレッショルドＦＥＴからなるトラ
ンジスタ４２，４５，４６）及びキャパシタ４３．４４
により、高電圧ＶＰＰ　（例えば、２０Ｖ程度）及びク
ロックパルスφ、■に基づき、消去用の高電圧を発生す
る機能を有すると共に、論理制御回路５０を備えている
。論理制御回路５０は、ワード線選択信号ＷＯ１読出し
モード信号ＲＤＭ、消去モード信号ＥＲＭ、クロックパ
ルスφ、Ｔ１及び吉込みモード信号ＷＲＭを入力し、メ
モリセル１０に対する読出し、書込み及び消去動作を制
御する回路であり、ＡＮＤゲート５１．５２，５４，５
５及びＯＲゲート５３より構成されている。

なお、第１図中の〜＼土○、・惰みワード線、Ｑ込。

ｉＷはクロックパルスφ、革より生成された占込みクロ
ックパルスである。

以上のように構成されたＥＥＰＲＯＭ回路の消去・読出
し動作（１）と、占込み・読出し動作（２）を、第２図
（ａ）、（ｂ）及び第３図を参照しつつ説明する。

第２図（ａ）、　　（ｔ））は第１図の消去、書込み（
読出しを含む）のタイミング図、及び第３図は第１図に
おける記憶用トランジスタ１１．１２のスレッショルド
電圧ＶＴの変化を示す図である。

（１）　消去・読出し動作（第２図（ａ））（１ａ）消
去動作 メモリセル１０の消去を行う場合、例えば第１図におい
て図示しないアドレスデコーダによってワード線選択信
号ＷＯが“′１″になっているとする。

まず、第２図（ａ＞に示すように、消去モード信号ＥＲ
Ｍがａｔ　１　ｔｏになると、第１図のトランジスタ３
３がオン状態となり、ビット線πをＯＩＴＩこＪる。一
方、２へ＼Ｄヶ〜ト５２伎びＯＲケー≧５３を介してワ
ード線〜ＶＬ○か°°１°°となるので、メモリセル１
０内のトランジスタ２１がオンし、記憶用トランジスタ
１１のコントロールゲート及び記憶用トランジスタ１２
のソースが○Ｖになる。

クロックパルスφ、でによってＡＮＤゲート５４．５５
が開き、トランジスタ４５，４６が導通状態となってい
るので、消去回路４０を構成するトランジスタ４１，４
２，４５．４６及びキャパシタ４３．４４にパルスが供
給されて活性化し、消去電圧供給線ＥＲＬに消去用の高
電圧が発生する。この高電圧は、記憶用トランジスタ１
１に対してスレッショルド電圧ＶＴを高く（消去）する
方向、記憶用トランジスタ１２に対して低くする方向に
働く。そのため、第３図に示すように、記憶用トランジ
スタ１１のスレッショルド電圧ＶＴがＶＴｌｌａ、記憶
用トランジスタ１２のスレッショルド電圧ＶＴがＶＴ１
２ａの方向にそれぞれ変化する。

消去モード信号ＥＲＭがＯｉ＋になると、前記の消去動
作は停止するＤＮ、記１５用トランジスタ１１．１２の
スレッショルド電圧ＶＴは第３図のＶＴｌ　１ａ、ＶＴ
１２ａの状態に保持される。これが消去状態である。

（１ｂ）読出し動作 消去の後、例えば読出し動作を行う場合、読出しモード
信号ＲＤＭを“１パにする。すると、第１図の消去回路
４０内において、ＡＮＤゲート５１を介してトランジス
タ４７がオン状態となり、消去電圧供給線ＥＲＬの電荷
が放電して初期化される。さらに、ＡＮＤゲート５１及
びＯＲゲート５３を介してワード線ＷＬＯが′１″にな
ることによって選択用トランジスタ１３．１４がオン状
態となり、記憶用トランジスタ１１．１２のスレッショ
ルド電圧ＶＴの差（記憶状態）に対応した電位がビット
線ＢＬ、肝に現れる。このビット線ＢＬ、Ｂ丁上の電位
は、たとえ記憶用トランジスタ１１，１２のスレッショ
ルド電圧ＶＴ差が小さくても、負荷用トランジスタ３１
．３２によって差動増幅され、（（ｉＺｌ“ＯＦＩの電
位として読出される。

読出し回路３０内の読出しゲート３６は、第３図の１３
で示すスレッショルド電圧（約２Ｖ）を持ち、ざらに検
出ゲート３４の正入力端子のスレッショルド電圧はＬ２
のレベル（約３Ｖ）を持ち、負入力端子のスレッショル
ド電圧はＬ４のレベル（約１Ｖ）を持つように設定され
ている。このような設定は、読出しゲート３６及び検出
ゲート３４の入力段を例えばシュミット回路にするか、
おるいはトランジスタの寸法を変える等によって容易に
実現が可能である。

従って、読出しゲート３６により、ビット線ＢＬの電位
が第３図中の１３のレベルより上にある時は“１”、下
の時は４４０１１として記憶内容を読出すことができる
。

また、検出ゲート３４により、ビット線ＢＬ。

ＴＭの電位がモニタされている。そのため、ビット線Ｂ
Ｌの電位が第３図中のし２より低いか、あるいはビット
線πの電位がＬ４より高いレベル（中間状態Ｍ）にある
ときは、消去動作によってメモリセル１０のスレッショ
ルド電圧Ｖ　＋か光か変化していないことを示す。この
中間状態Ｍの時に、検出ゲート３４からエラー信号ＥＲ
Ｒが出力される。従って、このエラー信号ＥＲＲにより
、メモリセル１０が劣化して第３図の劣化領１ｆｊ、Ｎ
にあることがわかる。これにより、メモリセル１０の劣
化あるいは寿命を予め検出することができる。

但し、データの読出しは、前述のようにＬ３でｔｔ　１
　ｔｔ　、　　ｔｔ　（）　ｐｔ判定を行っているため
、エラー信号ＥＲＲが出力された後も、相当回数（第３
図の回数ｎａ−ｎｂまで）正しくデータの読出しが可能
である。これにより、メモリセル１０の寿命を大幅に改
善できる。しかも、ＥＥＰＲＯＭ回路の使用中において
、メモリセル１０内の片方の記憶用トランジスタ１１ま
たは１２が不良になり、ビット線ＢＬまたはπが第３図
の中間状態Ｍになっても、他方のビット線πまたはＢＬ
が中間状態Ｍでなければ、データの読出しを正しく行う
ことができる。従って、不良率を大幅に改善できる。

（２）　書込み・読出し動作（第２図（ｂ））（２ａ）
書込み動作 書込み動作の場合、占込み信号〜ＶＲＥ及び占込みモー
ド信号ＷＲ，〜１を°“１°”にする。書込み信号〜Ｖ
ＲＥを′１′にすると、第１図の読出し回路３０内の書
込みバッファ３５がオン状態となり、書込みデータＤＡ
が該書込みバッファ３５及び負荷用トランジスタ３１．
３２を介してビットＢＬ。

ＢＬに伝達される。ざらに、書込みモード信号ＷＲＭに
よって論理制御回路５０内のＡＮＤゲート５４．５５が
開き、クロックパルスψ、ＴがそのＡＮＤゲート５４．
５５を介して書込みクロックパルスφｗ、’ｔｗとなり
、その書込みクロックパルスφＷ、ｉＷによって書込み
回路２０が活性化する。

但し、ビット線πが“０″の時は、トランジスタ２６．
２７がオフ状態のままであり、該書込み回路２０が活性
化しない。これは、既にメモリセル１０が消去状態にな
っているためである。よって、ビットπ＝“′１″及び
ビット線ＢＬ＝“′Ｏ″の時のみ占込み動作が行なわれ
ることになる。これにより、的確なアクセス動作か可能
となる。

書込み回路２０の出力は、記憶用トランジスタ１１のス
レッショルド電圧ＶＴを低くし、記・旧用トランジスタ
１２のスレッショルド電圧ＶＴを高くする方向に働く。

そのため、第３図に示すように、記憶用トランジスタ１
１はＶＴｌｌａの状態からＶＴＩ　１　ｂの方向へ、記
憶用トランジスタ１２はＶ丁１２ａの状態からＶＴ１２
ｂの方向へ、それぞれスレッショルド電圧Ｖ丁が移動す
る。

書込み信＠ＷＲＥ及び冨込みモード信号ＷＲＭが“Ｏパ
になると、前記の書込み動作は停止するが、記憶用トラ
ンジスタ１１．１２のスレッシミルド電圧■ＴはｖＴｌ
ｌｂ及びＶＴ１２ｂの状態に保持される。これがデータ
書込み状態である。

（２ｂ）読出し動作 書込み後の読出し動作は、前記（１ｂ）の読出し動作と
同様に、読出しモード信号ＲＤＭを“１″にする。する
と、書込み回路２０の出力の電荷が、トランジスタ２１
がオン状態となることによって枚重し、選択用トランジ
スタ１３．１４か４ン状態となってデータの読出しが可
能となる。そして、読出し信号ＲＤＥが“１”となるこ
とによって読出し回路３０内の読出しゲート３６がオン
状態となり、ビット線８Ｌ、π上の読出しデータがデー
タバス等へ出力される。

この第１の実施例において、メモリセルデータの害き換
え方法は、まずワード線ＷＬＯ，・・・上のメモリセル
１０．・・・が−括消去され、次にデータ入力に従って
書込み対象となるメモリセルのみ、書込み回路２０によ
って書込み電圧が供給されて記憶用トランジスタ１１．
１２にデータが書き込まれる。

第４図は、本発明の第２の実施例を示すメモリセルの回
路図である。

このメモリセルＩＯＡでは、第１図と同様の記憶用トラ
ンジスタ１１．１２及び選択用トランジスタ１３．１４
を有する他に、その記憶用トランジスタ１１．１２に対
する書込み電圧を供給する第１図とほぼ同様の書込み回
路２ＯＡが設けられると共に、その占込み回路２ＯＡと
旧ｊ−回路構成の消去回路４０Ａが設けられている。

このように、メモリセル１０Ａ内に消去回路４０Ａが設
けられているので、データの消去及び占込みは、ビット
線８ｍ、πからのデータ入力によってメモリセル１０Ａ
内に選択制御され、同一のワード線に接続された複数の
メモリセル１０Ａ。

・・・の書込みと消去を同時に行うことができる。即ち
、ワード線選択信号ＷＯによってワード線ＷＬＯを選択
し、クロックパルスφ、Ｔを供給するだけで、データの
書き換えが行える。読出しの場合は、ワード線選択信＠
ＷＯによってワード線ＷＬＯを選択し、そのワード線Ｗ
ＬＯに読出し信号ＲＤを供給することにより、選択用ト
ランジスタ１３．１４を選択すればよい。

この第２の実施例では、前記第１の実施例とほぼ同様の
利点を有する他に、次のような利点を有している。メモ
リセル１０Ａ内に消去回路４０Ａを設けているので、該
メモリセルＩＯＡの面積が大きくなるものの、同一ワー
ド線に接続されたメモリセル１０Ａ、・・・の８込みと
消去を同時に行うことがでてきるため、８込み及び消去
時間の短縮化が可能となる。

なお、本発明は、上記実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ａ）　　第１図では、読出し回路３０内に読出しバッ
ファ３６を設けてデータＤＡを読出すようにしているが
、弛の回路を用いてデータＤＡの読出しを行うようにし
てもよい。

例えば、第５図は差動型センスアンプの回路図であり、
Ｐチャネル型ＦＥＴからなる負荷用トランジスタ６１．
６２と、ビット線ＢＬ、”ｆｆπの差動を取るＮチャネ
ル型ＦＥＴからなるトランジスタ６３．６４と、基準電
圧ＶＢが印加されるＮチャネル型ＦＥＴからなる定電流
源用トランジスタ６５とで、構成されている。

第１図の読出しゲート３６に代えて、このような差動型
センスアンプ３６Ａを設け、ビット線ＢＬ、πの電位差
を検出するようにすれば、第１図の読出しゲート３６に
；こへて回路構成か複雑になるものの、より正確なデー
タＤＡの読出しが可能となる。

（ｂ）　　第１図では、囚込み回路２０をメモリセル１
０内に設けているが、この書込み回路２０をメモリセル
１０の外部に設けたり、あるいはメモリセル１０内に消
去回路４０を設けて該書込み回路２０をそのメモリセル
１０の外部に設けるようにしても、前記第１の実施例と
ほぼ同様の利点が得られる。

（Ｃ）　　第１図及び第４図に示すメモリセル１０゜１
ＯＡ、書込み回路２０．２０Ａ、読出し回路３０、消去
回路４０．４０Ａは、他のトランジスタやゲート等を用
いて図示以外の回路構成に変形することも可能である。

（発明の効果） 以上詳細に説明したように、第１及び第２の発明によれ
ば、１ピツトのデータを第１．第２の記憶用トランジス
タに相補的に記憶させ、それを差動で読出すことにより
、書込み及び消去の繰返し］Ｊイクル（寿命）の大幅な
改善かできる。しかも、第１及び第２の記憶用トランジ
スタのいずれか一方が不良になっても、他方が正常であ
れば、メモリセルに対するアクセスが可能であるため、
不良率を大幅に改善できる。

第３の発明によれば、書込み電圧及び消去電圧の供給を
制御しているので、書込み動作及び消去動作を的確に行
うことができ、しかも書込み時間や消去時間の短縮化等
が可能となる。

第４及び第６の発明では、読出し回路により、第１及び
第２のビット線の電圧レベルの不一致状態を検出するよ
うにしているので、メモリセルの劣化あるいは寿命を予
め検出することができる。

第５及び第７の発明では、第１．第２のビット線の電位
差を“１”、“０゛′の形で読出すようにしているので
、低電圧及び低電流で微小なメモリセルデータを読出し
ても、それが精度良く読出される。

従って、回路構成が簡単で、回路規模が小さく、低消費
電力のＥＥＰＲＯＭ回路を実現できるため、小型で、か
つ低消費電力を要求されるコードレス電話機や、自動型
電話機、カメラ等といった種々の′ＩＡ＠に適用できる
。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すＥＥＰＲＯＭ回路
の回路図、第２図（ａ＞、（ｂ）は第１図における消去
、書込み（読出しを含む）のタイミング図、第３図は第
１図における記憶用トランジスタのスレッシミルド電圧
ＶＴの変化を示す図、第４図は本発明の第２の実施例を
示すメモリセルの回路図、第５図は差動型センスアンプ
の回路図である。 １０．１０Ａ・・・メモリセル、１１．１２・・・第１
゜第２の記憶用トランジスタ、１３．１４・・・第１゜
第２の選択用トランジスタ、２０．２０Ａ・・・書込み
回路、３０・・・読出し回路、３１．３２・・・負荷用
トランジスタ、３４・・・検出ゲート、３５・・・西込
みゲート、３６・・・読出しゲート、４０．４０Ａ・・
・消去回路、５０・・・論理制御回路。

Claims (1)

1. 【特許請求の範囲】 １）フローティングゲート型メモリセルを有するＥＥＰ
   ＲＯＭ回路において、 前記メモリセルは、フローティングゲート型の第１及び
   第２の記憶用トランジスタと、前記第１及び第２の記憶
   用トランジスタのドレインにそれぞれ接続された第１及
   び第２の選択用トランジスタとを備え、前記第１の記憶
   用トランジスタのコントロールゲート及び前記第２の記
   憶用トランジスタのソースに書込み電圧を供給し、前記
   第１の記憶用トランジスタのソース及び前記第２の記憶
   用トランジスタのコントロールゲートに消去電圧を供給
   する構成にしたことを特徴とするＥＥＰＲＯＭ回路。 ２）請求項１記載のＥＥＰＲＯＭ回路において、前記第
   １及び第２の選択用トランジスタのゲートをワード線に
   、各々のドレインを相補的な第１及び第２のビット線に
   、それぞれ接続した前記メモリセルを該ワード線方向及
   び第１、第２のビット線方向へアレイ状に配列し、 その各メモリセルの負荷は、前記第１及び第２のビット
   線上で一括して一組のＦＥＴ回路で構成したことを特徴
   とするＥＥＰＲＯＭ回路。 ３）請求項１記載のＥＥＰＲＯＭ回路において、前記書
   込み電圧を供給する書込み回路と消去電圧を供給する消
   去回路とのいづれか一方または両方を前記メモリセル内
   に設け、 前記第１及び第２の選択用トランジスタのドレインにそ
   れぞれ接続した相補的な第１及び第２のビット線の電圧
   レベルにより、前記書込み電圧及び消去電圧の供給を制
   御する構成にしたことを特徴とするＥＥＰＲＯＭ回路。 ４）請求項１記載のＥＥＰＲＯＭ回路において、前記第
   １及び第２の選択用トランジスタのドレインにそれぞれ
   接続した相補的な第１及び第２のビット線に、読出し回
   路を接続し、該第１、第２のビット線の電圧レベルが“
   １”、“０”または“０”、“１”を検出する手段を該
   読出し回路に設けたことを特徴とするＥＥＰＲＯＭ回路
   。 ５）請求項１記載のＥＥＰＲＯＭ回路において、前記第
   １及び第２の選択用トランジスタのドレインにそれぞれ
   接続した相補的な第１及び第２のビット線上の電位差を
   検出してそれを“１”、“０”の論理レベルで読出す手
   段を接続したことを特徴とするＥＥＰＲＯＭ回路。 ６）請求項２記載のＥＥＰＲＯＭ回路において、前記第
   １及び第２のビット線に読出し回路を接続し、該第１、
   第２のビット線の電圧レベルが“１”、“０”または“
   ０”、“１”を検出する手段を該読出し回路に設けたこ
   とを特徴とするＥＥＰＲＯＭ回路。 ７）請求項２記載のＥＥＰＲＯＭ回路において、前記第
   １及び第２のビット線上の電位差を検出してそれを“１
   ”、“０”の論理レベルて読出す手段を接続したことを
   特徴とするＥＥＰＲＯＭ回路。