JPH04134956A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は画像処理装置に関し、特にカラーファクシミリ
やスキャナプリンタ等カラー画像データをバッファメモ
リに格納して画像処理を行なう画像処理装置に関するも
のである。

［従来の技術］ 従来、この種の画像処理装置において、第８図に示した
ように、画像データを転送する際に一時的に数ライン分
をバッファメモリ５０に保存して、書き込まれた方法と
同じ順序で読み出すのが一般的である。このバッファメ
モリを介する方法は、書き込み側と読み出し側とで処理
速度の違いがある場合や途中の画像処理部で前後数ライ
ン分のデータが必要とされる場合等でよく用いられる。

ここで、従来の画像データの読み出し、及び書き込み順
序について説明する。

スキャナとプリンタが一体化したスキャナプリンタとバ
ッファメモリとの接続を考慮した場合、第９図（ａ）に
示したように、スキャナでは読み取りセンサ（図示せず
）が、プリンタではプリントヘッド（図示せず）がそれ
ぞれ原稿、或は印字用紙に対して縦方向（図中、Ｙ方向
）に並び、原稿（印字用紙）に対して横方向（図中、Ｘ
方向）にスキャンする方式とする。これをシャトルスキ
ャン方式と呼ぶ。

〈シャトルスキャンフォーマット〉 第９図（ａ）に示すように、スキャナプリンタでは画像
を１２８画素単位でシリアルスキャンする。即ち、第９
図（ａ）のＹ方向にスキャナのセンサまたはプリンタの
ヘッドが１２８画素並び、そのセンサ（或は、ヘッド）
が図中Ｘ方向に走査される。従って、画像が転送されて
くる順序、または転送する順序は、第９図（ｂ）のよう
に原稿、或は用紙の上で左上の１画素から始まり、セン
サ（或は、ヘッド）が並ぶ方向に１２８画素送り１次に
シリアルスキャン方向に１画素ずれた位置の１２８画素
を送る。同様の操作を用紙の右端まで繰り返す。

くラスタースキャンフォーマット〉 ラスタースキャンフォーマットは、第９図（ｃ）に示す
ように用紙の先頭から横方向に１ラインづつ、１２８ラ
イン分順次送る方式である。

通常のコンピュータや通信で扱われる画像データはこの
形式を採る。

第１０図はバッファメモリに格納された画像データが処
理される順序、特に注目画素周辺の画素データを必要と
する処理を示す。

第１Ｏ図（ａ）は２値化データを扱うバッファメモリか
らの画像データが、後段の処理で２値化データから多値
化データへ変換処理を行なわれる場合の例を示す。ここ
で、多値化処理とは、２値化データ、即ち、１ｂｉｔデ
ータを画像データの冗長性を利用して注目画素周辺のデ
ータに重みづけをして、ｎｂｉｔ（ｎは整数）の多値画
像データに復元する処理である。

第１０図（ｂ）では、バッファメモリが多値化データを
扱う場合で、メモリに格納されたデータが既に多値化デ
ータであるため、多値化処理をせずにバッファメモリよ
り読み出されるデータを直ちに画像処理し、次に２値化
処理する。

上述の処理では、多値化処理の後、画像処理等の各種処
理を行ない、次に２値化処理を行なっている。この２値
化処理はプリンタで印字できる形態にするための処理で
あり、例えば、インクジェットプリンタ等の出力装置は
インクを打つか、打たないかの２種類の選択によりプリ
ントするため、プリンタに送る画像データも２値化デー
タを与える必要がある。　　　　・ 尚、ここでの２値化処理とは、誤差拡散法や平均誤差最
小法等の２値化法であるが、そのアルゴリズムは公知で
あるため、詳細な説明は省略する。

次に、従来の多値化処理の例を示す。

第１１図（ａ）は、注目画素５５近辺における画素の様
子を示す図であり、黒丸で示したところに、ビット“１
”が立っており、白丸で示したところが、ビット“０”
が立っている。

そこで、この画素と第１１図（ｂ）に示した３×３のウ
ィンドマトリクスの重み値とを合わせることにより、多
値データを復元することができる。この例では、第１１
図（Ｃ）に示す１１１１゜（１０は１０進を示す）が多
値復元データである。

第１２図にシャトルスキャン方式の場合の３×５の重み
係数ウィンドの例を示した。同図（ａ）が重み係数であ
り、この処理もウィンドを用いて、２値化時の誤差を注
目画素近辺に各重み係数に従って配分していく方法であ
る。尚、第１２図（ｂ）は、誤差の伝搬を示す。

上述の２つの処理は、注目画素とその近辺の画素データ
を必要とするウィンド処理が入るため、ブロックバッフ
ァメモリのつなぎ目で、現在処理中の画素の前のブロッ
クバッファメモリの値が必要となったり、或はその次の
ブロックバッファのデータが必要となったりする。

そこで、第１３図にバッファつなぎ目でのウィンド処理
の様子を示す。

第１３図（ａ）は３Ｘ３ウインドを用いた、多値化処理
時のバッファメモリのつなぎ目での処理の様子を示して
おり、前後のバッファメモリの各１ラインづつのデータ
が必要となる。また、第１３図（ｂ）は２値化処理時の
つなぎ目の様子を示しており、この処理では次段のブロ
ックバッファメモリのデータｍライン（処理方法により
多少相違はあるが、通常ｍは７ライン程度）必要となる
。

［発明が解決しようとしている課題Ｊ しかしながら、上記従来例では、バッフアメ千すへ画像
データを書き込む順序と読み出す順序とが同一でなけれ
ばならず、同じバッファメモリに対して、２つの異なる
画像データ読み出しと書き込み順序を実現できないとい
う欠点がある。

また、画像データの左右に余白を設ける場合、ラスター
スキャン方式でバッファメモリより画像データを読み出
すと、余白のためのデータ読み出し制御が複雑になると
いう欠点がある。

［課題を解決するための手段］ 本発明は、上述の課題を解決することを目的として成さ
れたもので、上述の課題を解決する一手段として以下の
構成を備える。

即ち、１個の画素データに１アドレスを対応させて画像
データを格納する複数個の画像データ格納手段と、前記
画像データ格納手段ヘラスタースキヤン方式にて画像デ
ータの書き込みを行なう書き込み制御手段と、前記書き
込み制御手段にて書き込みを行なった画像データ格納手
段からシャトルスキャン方式にて画像データを読み出す
読み出し制御手段と、前記読み出し制御手段にて画像デ
ータを読み出す際に余白データを付加するデータ付加手
段とを備える。

［作用〕 以上の構成において、同一バッファメモリ上で２つの異
なる画像データ読み出しと書き込み順序を実現し、画像
データへの余白付加を容易にする。

［実施例］ 以下、添付図面を参照して本発明に係る好適な一実施例
について詳細に説明する。

第１図は、本発明の一実施例である画像処理装置全体の
ブロック図である。

第１図において、画像処理装置１００は通信口１、Ｍ　
１０１からのデータを通信制御部１０２にて受信し、Ｃ
ＰＵ１０３の制御によりバッファメモリ１０４に格納し
たり、バッファメモリ１０４内のデータを通信制御部１
０２を介して通信回線１０１に送り込む。ＣＰＵ１０３
は、これらのデータ送受信に関与する以外に、ＲＯＭ１
０５に格納された制御プログラムに従って、画像処理装
置１００全体を制御する。

バッファメモリ１０４に格納されたデータは、必要に応
じて画像表示部１０７に表示される。

第２図は、本実施例の画像処理装置のバッファメモリ１
０４、及びその周辺回路の詳細ブロック図である。

第２図において、バッファ１１〜１３は画像データを一
時的に保存するためのメモリであり、これらのメモリに
対するアドレスとデータとの関係は１画素データ（ｌｐ
ｉｘｅｌ　　：　ＲＧＢ、ＣＭＹ。

ＣＭＹＫ等）に１アドレスを与えている。

つまり、画素データの各色に１ｂｉｔを対応させたＲＧ
Ｂデータ（２値化データ）のためのバッファメモリであ
るとした場合、例えばメモリの００番地に“１１０□　
　（２は２進を示す）という値が格納されていることは
、ＲＧのみが色画素データとして存在するということを
意味する。このためのバッファメモリは、メモリデバイ
ス構成として、例えば１ｂｉｔデータ出力のＲＡＭを３
個並列に並べることにより実現される。

同様に、ＣＭＹＫデークのためのバッファメモリの場合
は、１ｂｉｔデータ出力のＲＡＭを４個並列に並べるか
、或は４ｂｉｔデータ出力のＲＡＭ１個構成とすればよ
い。

また、各色８ｂｉｔのＲＧＢデータ（多値化データ）の
ためのバッファメモリであると、例えば００番地に格納
された“８０ＥＥＦＦ、　　　（Ｈは１６進を示す）と
いう値は、Ｒの値が８０．４、Ｇの値がＥＥ、、Ｂの値
がＦ　Ｆ　ｏの色画素データとして存在するということ
である。これは、通常のマイクロプロセッサにおけるメ
モリ配置と同様、８ｂｉｔデータ出力のＲＡＭを３個並
列に並べることにより実現できる。

本実施例の画像処理装置のバッファメモリは、第２図に
示すように１画素データ１アドレス構成としたバッファ
を３個有している。このバッファメモリにおいて、後述
するように、シャトルスキャン方式による読み出しは、
重複データ読み出しの部分があるためバッファ３個構成
とし、バッファメモリへのデータ書き込みと読み出しを
同時に並列にできるようになっている。

第２図のバッファメモリにおいて、アドレス発生部１が
データ読み出しのためのアドレスを生成する。そして、
制御信号ＡＥＯ−ＡＥ２の制御によりアドレスバスのパ
スバッファ２，４．６を介してアドレスがかけられ、ま
た、制御信号ＤＥＯ〜ＤＥ２の制御によりデータバスの
パスバッファ８〜１０を介してデータが出力される。

その結果、３個構成のバッファの内の任意のバッファに
アドレスをかけて、データを読み出すことができる。ま
た、デコーダ３，５．７は、アドレス発生部１かもの読
み込みアドレスと制御信号ＡＥＯ〜ＡＥ２とを受けて、
選択すべきバッファにチップセレクト信号を出力する。

第３図にバッファメモリのメモリブロック構成と読み出
し、及び書き込みアクセス順序との関係を示す。

第３図に示したバッファメモリの各バッファは、Ｙ方向
に１２８ｂｉｔ　（ブロックバッファと呼ぶ）の２倍の
２５６ｂｉｔ、Ｘ方向には５Ｋｂｉｔの大きさを有して
いる（４００ｄｐｉのＡ３サイズを想定）。この大きさ
のバッファがバッファ１〜３の順に並んでいる。

バッファメモリへの画像データの書き込みは、第３図の
右側に示した番号順に繰り返される。ここでの書き込み
は、ラスタースキャン方式でＸ方向に書き込み、Ｘ方向
の書き込みが終了する度にＹ方向のアドレスをカウント
アツプしてゆ（。そして、カウントアツプがバッファの
Ｙ方向に１２８に達すると、１ブロツクの画像データの
書き込みが終了する。これを■−■−■−■−■−■→
■と繰り返す。

一方、バッファメモリから画像データの読み出しは、第
３図の左側に示した番号順に繰り返される。ここでの読
み出しは、シャトルスキャン方式でＹ方向に読み出し、
Ｘ方向へカウントアツプしてゆく。このメモリ読み出し
では、画像データ読み出し後の画像処理で必要なブロッ
クバッファの前後数ライン分の画像データを重複して読
み出している。第３図の左側に示した番号に付随する矢
印は、その重複部分も考慮されている。この読み出しは
、■−■→■→■→■→■→■の順に繰り返す。

本バッファメモリでの画像データ読み出し処理で注目す
るべき点は、例えば、読み出し順序番号■に付随する矢
印は、バッファｌの前半のブロックバッファの最終ライ
ンとバッファ２の前半のブロックバッファの数ラインを
含んでいる点である。従って、読み出し順序番号■の処
理を行っているときは、バッファ１とバッファ２が読み
出し側でアクセス状態となり、書き込み側でアクセスで
きるバッファは、バッファ３だけとなる。このように読
み出し側では、常に、６ブロツクに分けたブロックバッ
ファの２つを占有する。それ故、書き込み側と読み出し
側のバッファアクセス制御は、両者のアドレスやデータ
が互いに衝突しないようにするため、本バッファメモリ
はバッファ対応に３つの独立したアドレスバス、及びデ
ータバスを有する。

そこで、第２図に示したバッファメモリにおける、メモ
リ読み出し動作について説明する。

第４図は、第２図に示したアドレス発生部１の構成を示
すブロック図であり、バッファメモリの下位アドレスを
メモリＹ方向に配置し、上位アドレスなＸ方向に配置す
る。このようなアドレス配置とすることにより、メモリ
読み出し側ではＹ方向カウンタを先にカウントアツプし
、目的とするシャトルスキャンを実現している。

第４図のラッチ３１には、ＣＰＵ　１０３からＹ方向の
カウント値としてＹアドレスカウンタ３３へのプリセッ
ト値が入力される。これにより、アドレスバスＡ０〜Ａ
、に出力される１２８＋α（αはシャトルスキャン読み
出しにおける、重複データ読み出しの部分の値であり、
２値化処理、或は多値化処理時のウィンドサイズで決定
される）のカウント開始位置と終了位置が設定される。

また、ラッチ３２には、ＣＰＬＪ１０３からＸ方向左右
の余白値が入力される。

その結果、Ｙアドレスカウンタ３３における１２８＋α
がカウントアツプする度にリップルアウト信号が出力さ
れ、Ｘアドレスカウンタ３４からアドレスバスＡ、〜Ａ
２゜に対して、左右の余白分（第３図の１２．、β２）
に相当する画像データを付加するようアドレスが更新さ
れる。

次に、本バッファメモリにおける、書き込み動作につい
て説明する。

第５図は、第２図に示したアドレス発生部２５の構成を
示すブロック図であり、本バッファメモリにおける書き
込みはラスタースキャン方式であるため、Ｘ方向を先に
カウントアツプし、次にＹ方向を順次カウントアツプす
る。即ち、バッファメモリの下位アドレスをメモリＸ方
向に配置し、上位アドレスをＹ方向に配置する。

ラスタースキャン方式による書き込みでは、ブロックバ
ッファ間での重複データや左右の余白を考慮しないで、
アドレスバスＡ０〜Ａ　＋２にてＸ方向へ５ｋｂｉｔ相
当のアドレスが出力される度にリップルアウト信号が出
力され、Ｙ方向へ１２８ライン分のアドレスがアドレス
バスＡ１３〜Ａ２０から出力されることにより、ｌブロ
ックバッファ分の書き込みが終了する。

第２図に示すように、本バッファメモリの書き込み側で
は、発生したアドレスをアドレスバスのパスバッファ１
４，１６．１８を介して入力し、また、データバスのパ
スバッファ２０〜２２を通してバツファメモリヘデータ
を入力する。ここでの書き込みでは、制御信号ＡＥ３〜
ＡＥ５、及びＤＥ３〜ＤＥ５によってパスバッファを制
御しながら、３個構成のバッファの内の任意のバッファ
にアドレスをかけてデータを書き込む。

また、デコーダ１５，１７．１９は、書き込みアドレス
と制御信号ＡＥ３〜ＡＥ５を受けて、選択すべきバッフ
ァにチップセレクト信号を出力する。

第６図はブロックバッファの読み出し側でのタイミング
を示したタイミングチャートである。また、第７図は書
き込みタイミングを示すタイミングチャートである。

第６図において、ＢＶＥは１ブロツクバツフアデータの
読み出しイネーブル信号、ＶＥはＹ方向読み出しイネー
ブル信号である。クロック４Ｔによって画像データＶＤ
ＯＵＴが点順序で読み出される。本タイミングチャート
では画像データなＲＧＢＸとしているが、これはＲＧＢ
と補色関係にあるＣＭＹに黒Ｋを加えたＣＭＹＫに対応
したためで、ＸなしのＲＧＢ順序としてもよい。

以下、第２図に示したバッファメモリのブロック図、及
び第３図のバッファ構成を参照して、本バッファメモリ
のブロックバッファに対する書き込み、及び読み出し動
作について詳細に説明する。

（１）バッファ１への書き込み動作 バッファｌを選択するために制御信号ＡＥ３゜ＤＥ３を
アクティブ（論理“Ｌ”）にする。書き込み側からのア
ドレスは、Ａ、〜Ａ　＋２まで順次増加し、カウントア
ツプしたらＡ＋ｓを増加する。このアドレスがアドレス
バスｌを介してバッファｌに与えられ、同時に書き込み
データがデータバス１を通してバッファｌに与えられる
。その結果、バッファ１の所定のアドレスにデータが書
き込まれる。

上述の動作が１２８ライン分繰り返され、続いて、同様
な動作により１２９ライン目から２５６ライン目までデ
ータを書き込む。

（２）バッファ２への書き込み動作 バッファ２を選択するために制御信号ＡＥ４゜ＤＥ４を
アクティブ（論理“Ｌ”）にする。そして、（１）と同
様の動作にて、１２８ライン分のデータを書き込む。

上記（１）、及び（２）での書き込みにより、第３図右
側に示した書き込みアクセス番号の内、■→■−■まで
の処理が終了したことになる。

（３）バッファ２への書き込みとバッファ１からの読み
出し動作 上記（２）に引き続き、バッファ２に１２８ライン分の
データを書き込む。

このとき、読み出し側からのバッファ１のデータ読み出
しは、次のようになる。即ち、バッファ１を選択するた
めに制御信号ＡＥＯ，ＤＥＯをアクティブ（論理“Ｌ”
）にし、画素クロックＴに同期して、第４図のアドレス
カウンタが作り出すアドレスに対応した画素データ（Ｒ
，Ｇ、Ｅ。

Ｘ）が読み出される。アドレス発生部１では第４図に示
すように、画素クロックでアドレスカウンタが動作し、
Ｙ方向に１２８＋αの画素を計数したら、リップルアウ
トにより上位アドレスを増加する。

また、あらかじめＸ方向左右の余白値を設定すると、上
述の如（、設定値に応じて第４図のラッチ３２を通して
Ｘアドレスカウンタが余白分のデータを付加してバッフ
ァ内の画像データの読み出しを行なう。

読み出しの最初の動作、即ちバッファ１の前半ブロック
では、前段１ラインの画像データが存在しないためバッ
ファ１の先頭から読み出しが始まる。また、後半数ライ
ンの画像データは現在の読み出しポイントがバッファ１
の領域内に納まるため、そのまま１２８＋αカウントア
ツプすればよい。

ここまでの動作で、第３図右側に示した書き込みアクセ
ス番号の内、■→■→■−■までの処理が終了し、第３
図左側に示した読み出しアクセス番号の■の処理が終了
したことになる。

（４）バッファ３への書き込みとバッファ１．バッファ
２からの読み出し動作 バッファ３を選択するために制御信号ＡＥ５゜ＤＥ５を
アクティブ（論理“Ｌ”）にする。上記（１）での処理
と同様に、バッファ３へ１２８ライン分の画像データを
書き込む。同時に、バッファｌとバッファ２より画像デ
ータを読み出すために、制御信号ＡＥＯ，ＡＥＩをアク
ティブ（論理“Ｌ”）にし、バッファ１とバッファ２を
選択する。

データバス側では、まず制御信号ＤＥＯを論理“Ｌ”の
アクティブ状態にしておき、バッファ１の前半ブロック
の最終ラインポイント、即ち、Ｙ方向のカウント値を１
２７に設定すると、アドレス発生部１は画素クロックと
共にカウントアツプしてゆき、バッファ１の後半ブロッ
ク１２８〜２５５ラインをカウントアツプする。

アドレス発生部１が１２８ライン分をカウントするとカ
ウンタはＯに戻り、次に０分のカウントをする。このと
きデータバス側では、制御信号をＤＥＩに切り替えてお
く。こうすることにより、バッファ２の前半の数ライン
分の画素データが読み出される。そして、＋α分の画素
データを読み終わると、再び制御信号ＤＥＯを選択しバ
ッファ１からの読み出しを行なう、即ち、Ｙ方向のカウ
ントが終了する度にＸ方向をカウントアツプしてゆき、
以後、この動作を繰り返す。

以上の動作により、第３図右側に示した書き込みアクセ
ス番号の内、■までの処理が終了し、第３図左側に示し
た読み出しアクセス番号の■の処理が終了したことにな
る。

（５）バッファ３への書き込みとバッファ１とバッファ
２からの読み出し動作 バッファ３を選択するために制御信号ＡＥ５゜ＤＥ５を
アクティブ（論理“Ｌ”）にする。そして、上記（４）
での処理に続いて、１２８〜２５５までの１２８ライン
分の画像データを書き込む。それと同時に、バッファ１
とバッファ２より画像データを読み出す。

バッファ１とバッファ２を選択するため、制御信号ＡＥ
Ｏ，ＡＥＩをアクティブ（論理“Ｌ″）にする。ここで
は、バッファ１の後半最終ラインだけを読み出し、直ち
にバッファ２の読み出しに移る。即ち、最初のＹ方向の
アドレスカウント値を２５５にセットして、制御信号Ｄ
ＥＯをアクティブ（論理″Ｌ″）にしておく。こうして
バッファ１の最終ラインの読み出しを終えると、直ちに
制御信号ＤＥＩをアクティブ（論理“Ｌ”）にして、バ
ッファ２を選択する。かくして、Ｙ方向に０〜１２８＋
α分のカウントアツプを行ない、バッファ２より画像デ
ータを読み出した後、再びバッファ１より１画素読み出
し、Ｘ方向をカウントアツプして、上記の動作を繰り返
す。

以上の動作により、第３図右側に示した書き込みアクセ
ス番号の内、■までの処理が終了し、第３図左側に示し
た読み出しアクセス番号の■の処理が終了したことにな
る。

以降、上述と同様の動作を繰り返し、本バッフアメそり
に対する書き込みと読み出しを行う。

以上説明したように、本実施例によれば、同一バッファ
に対して画像データの書き込みをラスタースキャン方式
にて行ない、読み出しにはシャトルスキャン方式という
２つの異なる方式を採ることが容易に実現できるという
効果がある。

また、シャトルスキャン方式にて画像データを読み出す
ことにより、シャトルスキャン方向の読み出し開始前後
に余白データを付加する制御が簡単になり、画像データ
左右に容易に余白を形成できるという効果がある。

尚、本発明は上述の実施例に限定されるものではなく、
例えばバッファメモリへの書き込みと読み出しを同時に
行なわず、バッファメモリを２個構成にして、書き込み
と読み出しを交互に変える方法を採ってもよい。

［発明の効果コ 以上説明したように、本発明によれば、画像データの読
み出しと書き込みとで２つの異なるスキャン方式を採り
、データ読み出し時に余白データを付加することで、画
像データの左右に容易に余白を形成できるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例である画像処理装置のブロッ
ク図、 第２図は実施例のバッファメモリ、及びその周辺回路の
詳細ブロック図、 第３図はバッファメモリのメモリブロック構成と読み出
し、及び書き込みアクセス順序との関係を示す図、 第４図はアドレス発生部１の構成を示すブロック図、 第５図はアドレス発生部２５の構成を示すブロック図、 第６図はブロックバッファの読み出しタイミングを示し
たタイミングチャート、 第７図はブロックバッファの書き込みタイミングを示す
タイミングチャート、 第８図は従来の画像処理装置における画像データの転送
を説明する図、 第９図（ａ）はスキャナプリンタでのシリアルスキャン
方向と画素の並び方向を示す図、第９図（ｂ）はシャト
ルスキャン方式での画像データの並びを示す図、 第９図（Ｃ）はラスタースキャン方式での画像データの
並びを示す図、 第１０図（ａ）は２値バツフアメモリと画像データの変
換処理手順を示す図、 第１０図（ｂ）は多値バッファメモリと画像データの変
換処理手順を示す図、 第１１図（ａ）は注目画素近辺における画素の様子を示
す図、 第１１図（ｂ）は３×３のウィンドマトリクスの重み値
の例を示す図、 第１１図（ｃ）は復元した多値データを示す図、 第１２図（ａ）はシャトルスキャン方式の場合の３×５
の重み係数ウィンドの例を示す図、第１２図（ｂ）は３
×５の重み係数ウィンドでの誤差の伝搬を示す図、 第１３図（ａ）は３×３ウインドを用いた多値化処理時
のバッファつなぎ目での処理の様子を示す図、 第１３図（ｂ）は３×５の重み係数ウィンドを用いた２
値化処理時のバッファつなぎ目での処理の様子を示す図
である。 図中、１，２５・・・アドレス発生部、１１〜１３・・
・バッファ、３４．３７・・・Ｘアドレスカウンタ、３
３．３８・・・Ｙアドレスカウンタ、１００・・・画像
処理装置、１０４・・・バッファメモリである。

Claims (1)

1. 【特許請求の範囲】 １個の画素データに１アドレスを対応させて画像データ
   を格納する複数個の画像データ格納手段と、 前記画像データ格納手段ヘラスタースキヤン方式にて画
   像データの書き込みを行なう書き込み制御手段と、 前記書き込み制御手段にて書き込みを行なった画像デー
   タ格納手段からシャトルスキャン方式にて画像データを
   読み出す読み出し制御手段と、前記読み出し制御手段に
   て画像データを読み出す際に余白データを付加するデー
   タ付加手段とを有することを特徴とする画像処理装置。