JPH04135304A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04135304A JPH04135304A JP2258398A JP25839890A JPH04135304A JP H04135304 A JPH04135304 A JP H04135304A JP 2258398 A JP2258398 A JP 2258398A JP 25839890 A JP25839890 A JP 25839890A JP H04135304 A JPH04135304 A JP H04135304A
- Authority
- JP
- Japan
- Prior art keywords
- mos
- memory
- differential amplifier
- control circuit
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000013459 approach Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路に関し、特に、演算増幅器の
オフセットを低減することに関する。
オフセットを低減することに関する。
従来の技術
従来の演算増幅器のオフセットを低減する技術は、第２
図に示すように、オフセットを補正できるように初段差
動増幅のコレクタ負荷抵抗４とツェナダイオード１６を
有している。
図に示すように、オフセットを補正できるように初段差
動増幅のコレクタ負荷抵抗４とツェナダイオード１６を
有している。
この技術では、集積回路の製造途中のウェハ段階におい
てウェハチエツクを行う時に演算増幅器を動作させて、
演算増幅器の出力電圧が低減する様に初段差動増幅器の
負荷抵抗４に並列にはいっているツェナダイオード１６
に外部より逆バイアスを印加してタイオードを破壊する
ことで抵抗端子間をショートする。
てウェハチエツクを行う時に演算増幅器を動作させて、
演算増幅器の出力電圧が低減する様に初段差動増幅器の
負荷抵抗４に並列にはいっているツェナダイオード１６
に外部より逆バイアスを印加してタイオードを破壊する
ことで抵抗端子間をショートする。
出力電圧をモニタしながら、ツェナダイオードを破壊、
ショートすることで抵抗値を微調しながら出力電圧のオ
フセットを零に近づける。
ショートすることで抵抗値を微調しながら出力電圧のオ
フセットを零に近づける。
発明が解決しようとする課題
しかしながら、この従来の技術ではツェナダイオードを
破壊する為に調整時に調整しきれなかったり、失敗した
時にはもとにもどすことができず不良品となってしまう
。
破壊する為に調整時に調整しきれなかったり、失敗した
時にはもとにもどすことができず不良品となってしまう
。
又調整できるステップ数が粗く、オフセットを零に近づ
けるにも限度がある。
けるにも限度がある。
更に又調整できるのがウェハ状態の時でウェハチエ・ツ
ク時に行う為にモールド封入した時の工程変動等に対し
ては補正できないという課題かある。
ク時に行う為にモールド封入した時の工程変動等に対し
ては補正できないという課題かある。
本発明は従来の上記実情に鑑みてなされたちのであり、
従って本発明の目的は、従来の技術に内在する上記課題
を解決することを可能とした新規な半導体集積回路を提
供することにある。
従って本発明の目的は、従来の技術に内在する上記課題
を解決することを可能とした新規な半導体集積回路を提
供することにある。
課題を解決するための手段
上記目的を達成する為に、本発明に係る半導体集積回路
は、演算増幅器における初段の差動増幅器の負荷抵抗の
一部をショートできるように複数個に分割された各負荷
抵抗体に並列に接続されＰ型ＭＯ８、Ｎ型ＭＯＳ 、イ
ンバータにより構成されたＭＯＳ針と、前記ＭＯ３５ｌ
ｌｌの°“ＯＮ” ’“ＯＦＦ ”の状態を記憶し
ておくメモ、すと、前記ＭＯ３ＳＷと前記メモリを制御
する制御回路とを備えて構成される。
は、演算増幅器における初段の差動増幅器の負荷抵抗の
一部をショートできるように複数個に分割された各負荷
抵抗体に並列に接続されＰ型ＭＯ８、Ｎ型ＭＯＳ 、イ
ンバータにより構成されたＭＯＳ針と、前記ＭＯ３５ｌ
ｌｌの°“ＯＮ” ’“ＯＦＦ ”の状態を記憶し
ておくメモ、すと、前記ＭＯ３ＳＷと前記メモリを制御
する制御回路とを備えて構成される。
実施例
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第１図は本発明の一実施例を示すブロック構成図である
。
。
第１図を参照するに、トランジスタ１と定電流源３及び
負荷抵抗４で演算増幅器の初段差動増幅器１５が構成さ
れており、負荷抵抗４の一部には抵抗ショートできるよ
うにｐ型ＭＯ８５とＮ型ＭＯＳ ６とインバータ７で構
成されている＋４０ｓ ＳＷ （ＭＯＳスイッチ＞ １
７が接続されている。ＭＯＳ ’ Ｓ目７はメモリ１２
を制御回路１３により“ＯＮ°′、“’ ＯＦＦ″′が
制御され、“ＯＮ゛′、“ＯＦＦ ”の状態をメモリ１
２に記憶しておく。十電源端子９、−電源端子１０は各
回路に電源を供給する。入力信号は、初段の差動増幅器
１５で増幅された後に後段増幅器８で増幅され、出力端
子１１に出力される。
負荷抵抗４で演算増幅器の初段差動増幅器１５が構成さ
れており、負荷抵抗４の一部には抵抗ショートできるよ
うにｐ型ＭＯ８５とＮ型ＭＯＳ ６とインバータ７で構
成されている＋４０ｓ ＳＷ （ＭＯＳスイッチ＞ １
７が接続されている。ＭＯＳ ’ Ｓ目７はメモリ１２
を制御回路１３により“ＯＮ°′、“’ ＯＦＦ″′が
制御され、“ＯＮ゛′、“ＯＦＦ ”の状態をメモリ１
２に記憶しておく。十電源端子９、−電源端子１０は各
回路に電源を供給する。入力信号は、初段の差動増幅器
１５で増幅された後に後段増幅器８で増幅され、出力端
子１１に出力される。
制御端子１４に入力するデータは、制御回路１３でデコ
ードされ、ＭＯＳ Ｓｌ’ｌ１７の°“ＯＮ’“、“Ｏ
ＦＦ ”“を制御する。
ードされ、ＭＯＳ Ｓｌ’ｌ１７の°“ＯＮ’“、“Ｏ
ＦＦ ”“を制御する。
ＭＯＳ ５Ｗ１７が“ＯＮ゛′すると、負荷抵抗４がシ
ョートされ、負荷抵抗４全木の値は小さくなる。
ョートされ、負荷抵抗４全木の値は小さくなる。
負荷抵抗全体の値が微調できるように、負荷抵抗１４を
細かく分割し゛てこれらの分割された各抵抗にそれぞれ
ＭＯＳ ５Ｗ１７を接続する。
細かく分割し゛てこれらの分割された各抵抗にそれぞれ
ＭＯＳ ５Ｗ１７を接続する。
発明の詳細
な説明したように、本発明によれば、半導体集積回路の
演算増幅器の初段差動増幅器のオフセットの調整を差動
増幅器の負荷抵抗の一部をＭＯ３ＳＷでショートするこ
とで微調することができ、オフセット電圧を零に近づけ
ることができる。
演算増幅器の初段差動増幅器のオフセットの調整を差動
増幅器の負荷抵抗の一部をＭＯ３ＳＷでショートするこ
とで微調することができ、オフセット電圧を零に近づけ
ることができる。
負荷抵抗を細かく分割し、分割された各抵抗にそれぞれ
ＭＯＳ ＳＷを接続し、これらのＭＯＳ ＳＷを多くす
れ、ばするほどより微細な微調が可能であり、オフセッ
ト電圧を零に近づけられる。
ＭＯＳ ＳＷを接続し、これらのＭＯＳ ＳＷを多くす
れ、ばするほどより微細な微調が可能であり、オフセッ
ト電圧を零に近づけられる。
さらに制御端子より入力するデータにより自由に各ＭＯ
８ＳＷを“’ＯＮ″’ ”ＯＦＦ”することができ
るので、従来の技術のようにツェナダイオードを破壊し
すぎることもなく、最適なＭＯＳ ！Ｊの“ＯＮ“。
８ＳＷを“’ＯＮ″’ ”ＯＦＦ”することができ
るので、従来の技術のようにツェナダイオードを破壊し
すぎることもなく、最適なＭＯＳ ！Ｊの“ＯＮ“。
”ＯＦＦ”状態をさがし出すことが可能になる。
又本発明によれば、この最適な状態をメモリに記憶して
おくことで半永久的にオフセット電圧が最小な状態で演
算増幅器を動作させることができる効果も得られる。
おくことで半永久的にオフセット電圧が最小な状態で演
算増幅器を動作させることができる効果も得られる。
第１図は本発明の一実施例を示す回路構成図、第２図は
従来の回路図である。 １．２・・・トランジスタ、３・・定電流源、４・・・
負荷抵抗、５・・・Ｐ型ｖｏｓ 、６・・・Ｍ型ＭＯ３
，７・・・イ〉バーク、８・・・後段増幅器、９・・・
十電源端子、１０・・・−電源端子、１１・・・出力端
子、１２・・・メモリ、１３・・・制御回路、１４・・
・制御端子、１５・・初段の差動増幅器、１６・・・ツ
ェナダオード、１７・・・ＭＯＳスイッチ（ＳＷ）特許
出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部
従来の回路図である。 １．２・・・トランジスタ、３・・定電流源、４・・・
負荷抵抗、５・・・Ｐ型ｖｏｓ 、６・・・Ｍ型ＭＯ３
，７・・・イ〉バーク、８・・・後段増幅器、９・・・
十電源端子、１０・・・−電源端子、１１・・・出力端
子、１２・・・メモリ、１３・・・制御回路、１４・・
・制御端子、１５・・初段の差動増幅器、１６・・・ツ
ェナダオード、１７・・・ＭＯＳスイッチ（ＳＷ）特許
出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部
Claims (1)
- 演算増幅器における初段の差動増幅器の複数個に分割さ
れた負荷抵抗の各分割抵抗体にそれぞれ並列に接続され
たＭＯＳスイッチと、該各ＭＯＳスイッチの“ＯＮ”、
“ＯＦＦ”の状態を記憶しておくメモリと、前記ＭＯＳ
スイッチとメモリを制御する制御回路とを備えているこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2258398A JPH04135304A (ja) | 1990-09-27 | 1990-09-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2258398A JPH04135304A (ja) | 1990-09-27 | 1990-09-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04135304A true JPH04135304A (ja) | 1992-05-08 |
Family
ID=17319686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2258398A Pending JPH04135304A (ja) | 1990-09-27 | 1990-09-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04135304A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007228183A (ja) * | 2006-02-22 | 2007-09-06 | Nec Electronics Corp | オペアンプ装置 |
| JP2009044228A (ja) * | 2007-08-06 | 2009-02-26 | Ntt Electornics Corp | 光受信回路 |
| WO2017154194A1 (ja) * | 2016-03-11 | 2017-09-14 | 株式会社ソシオネクスト | 増幅回路、受信回路、及び半導体集積回路 |
-
1990
- 1990-09-27 JP JP2258398A patent/JPH04135304A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007228183A (ja) * | 2006-02-22 | 2007-09-06 | Nec Electronics Corp | オペアンプ装置 |
| JP2009044228A (ja) * | 2007-08-06 | 2009-02-26 | Ntt Electornics Corp | 光受信回路 |
| WO2017154194A1 (ja) * | 2016-03-11 | 2017-09-14 | 株式会社ソシオネクスト | 増幅回路、受信回路、及び半導体集積回路 |
| JPWO2017154194A1 (ja) * | 2016-03-11 | 2019-01-17 | 株式会社ソシオネクスト | 増幅回路、受信回路、及び半導体集積回路 |
| US10742175B2 (en) | 2016-03-11 | 2020-08-11 | Socionext Inc. | Amplifier circuit, reception circuit, and semiconductor integrated circuit |
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