JPH04137624A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04137624A JPH04137624A JP2257474A JP25747490A JPH04137624A JP H04137624 A JPH04137624 A JP H04137624A JP 2257474 A JP2257474 A JP 2257474A JP 25747490 A JP25747490 A JP 25747490A JP H04137624 A JPH04137624 A JP H04137624A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- oxide film
- trench
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、トレンチ構造を備えた半導体装置の製造方法
に係り、とくに、半導体基板トレンチ溝の効果的な形成
方法に関するものである。
に係り、とくに、半導体基板トレンチ溝の効果的な形成
方法に関するものである。
（従来の技術）
ＩＣ，ＬＳＩなどの半導体装置が高密度化。
高集積化するにつれて半導体装置内の素子の微細化も進
んできている。このため、たとえば、ＤＲＡＭのような
メモリ等のセル面積も縮少し、その結果、キャパシタ容
量が小さくなるという不都合も生じてきた。そこで、こ
のキャパシタ容量の減少を防ぐために、キャパシタ領域
にトレンチ溝を形成し、この溝に酸化膜を形成する技術
が用いられるようになった。この酸化膜は、溝内部に形
成されるので表面積が大きく、シたがって、キャパシタ
容量形成用誘導体として利用すれば容量の増大に役立つ
ものであり、今後の半導体装置の開発に重要である。
んできている。このため、たとえば、ＤＲＡＭのような
メモリ等のセル面積も縮少し、その結果、キャパシタ容
量が小さくなるという不都合も生じてきた。そこで、こ
のキャパシタ容量の減少を防ぐために、キャパシタ領域
にトレンチ溝を形成し、この溝に酸化膜を形成する技術
が用いられるようになった。この酸化膜は、溝内部に形
成されるので表面積が大きく、シたがって、キャパシタ
容量形成用誘導体として利用すれば容量の増大に役立つ
ものであり、今後の半導体装置の開発に重要である。
第２図（ａ）〜（ｄ）は、従来の技術によるトレンチ型
キャパシタを有するダイナミックメモリのトレンチ溝の
製造工程断面図である。比抵抗５〜５００Ωｌ程度のＰ
型シリコン半導体基板１上に選択的に素子分離のための
素子分離用のＳｉｏ２からなるフィールド酸化膜２を例
えば熱酸化法により形成する（第２図（ａ））。つぎに
、このシリコン酸化膜１の上に５００人程０シリコン熱
酸化膜３を形成する。つぎに、５００人程人程シリコン
窒化膜４をこの熱酸化膜３上に、ＣＶＤ法などで堆積す
る。つぎに、多結晶シリコン膜５を１０００人程度人程
シリコン窒化膜４上にＣＶＤ法などで堆積する。さらに
、この多結晶シリコン膜５上にＣＶＤシリコン酸化膜６
を約６０００人堆積する。この状態でレジストパターン
７をＣＶＤ酸化膜６上にフォトエツチングにより形成す
る（第２図（ｂ））。このレジストパターン７をマスク
として、まず、ＣＶＤ酸化膜６をＲＩＥ法などの異方性
エツチングなどでエツチングし、さらに、その下の多結
晶シリコン膜５も同様にエツチングして開孔し、シリコ
ン窒化膜４を一部露出する。このエツチングが終了して
からレジスト膜７を、硫酸系の混合エツチング液で、除
去する（第２図（ｃ））、この開孔したＣＶＤ酸化膜６
をマスクとして、シリコン窒化膜４およびシリコン酸化
膜３を異方性エツチングで順次除去し、最後に、シリコ
ン基板１をエツチングして約３ＩＩＭ程度の深さのトレ
ンチ溝１１を形成する（第２図（ｄ））。このあと、シ
リコン基板の表面はフィールド酸化膜を除き、他のマス
クとして使用したシリコン膜、酸化膜、窒化膜等はエツ
チング除去する。
キャパシタを有するダイナミックメモリのトレンチ溝の
製造工程断面図である。比抵抗５〜５００Ωｌ程度のＰ
型シリコン半導体基板１上に選択的に素子分離のための
素子分離用のＳｉｏ２からなるフィールド酸化膜２を例
えば熱酸化法により形成する（第２図（ａ））。つぎに
、このシリコン酸化膜１の上に５００人程０シリコン熱
酸化膜３を形成する。つぎに、５００人程人程シリコン
窒化膜４をこの熱酸化膜３上に、ＣＶＤ法などで堆積す
る。つぎに、多結晶シリコン膜５を１０００人程度人程
シリコン窒化膜４上にＣＶＤ法などで堆積する。さらに
、この多結晶シリコン膜５上にＣＶＤシリコン酸化膜６
を約６０００人堆積する。この状態でレジストパターン
７をＣＶＤ酸化膜６上にフォトエツチングにより形成す
る（第２図（ｂ））。このレジストパターン７をマスク
として、まず、ＣＶＤ酸化膜６をＲＩＥ法などの異方性
エツチングなどでエツチングし、さらに、その下の多結
晶シリコン膜５も同様にエツチングして開孔し、シリコ
ン窒化膜４を一部露出する。このエツチングが終了して
からレジスト膜７を、硫酸系の混合エツチング液で、除
去する（第２図（ｃ））、この開孔したＣＶＤ酸化膜６
をマスクとして、シリコン窒化膜４およびシリコン酸化
膜３を異方性エツチングで順次除去し、最後に、シリコ
ン基板１をエツチングして約３ＩＩＭ程度の深さのトレ
ンチ溝１１を形成する（第２図（ｄ））。このあと、シ
リコン基板の表面はフィールド酸化膜を除き、他のマス
クとして使用したシリコン膜、酸化膜、窒化膜等はエツ
チング除去する。
その後、このトレンチ溝に必要な処理を施し、キャパシ
タ、トランジスタ、素子分離領域等を形成する。シリコ
ン膜はマスクをエツチングする際のオーバーエツチング
を防止するものである。
タ、トランジスタ、素子分離領域等を形成する。シリコ
ン膜はマスクをエツチングする際のオーバーエツチング
を防止するものである。
また、従来から半導体装置の素子間分離を行うために、
シリコン窒化膜をマスクとして用いる選択酸化法が広く
使われていたが、前述のように、半導体装置の高集積化
、微細化が進み、この素子間分離領域の幅が、たとえば
、１−以下のように狭くなると、ｉ４子間分離能力が低
下し、この方法では役に立たなくなる。そのため新しい
素子間分離技術の開発明が進められているが、このトレ
ンチ溝を利用することがその一つの方法である。即ち、
シリコンなどの半導体基板表面の素子間分離領域に、反
応性イオンエツチング（ＲＩＥ）によりトレンチ溝を形
成したあとこの溝内に化学反応蒸着（ＣＶＤ）法によっ
てシリコン酸化物などの絶縁物を埋め込むものである。
シリコン窒化膜をマスクとして用いる選択酸化法が広く
使われていたが、前述のように、半導体装置の高集積化
、微細化が進み、この素子間分離領域の幅が、たとえば
、１−以下のように狭くなると、ｉ４子間分離能力が低
下し、この方法では役に立たなくなる。そのため新しい
素子間分離技術の開発明が進められているが、このトレ
ンチ溝を利用することがその一つの方法である。即ち、
シリコンなどの半導体基板表面の素子間分離領域に、反
応性イオンエツチング（ＲＩＥ）によりトレンチ溝を形
成したあとこの溝内に化学反応蒸着（ＣＶＤ）法によっ
てシリコン酸化物などの絶縁物を埋め込むものである。
溝内に１０１０１Ｇａ’以上の濃度で不純物をドープし
た単結晶半導体を堆積して素子分離領域とすることもあ
る。
た単結晶半導体を堆積して素子分離領域とすることもあ
る。
（発明が解決しようとする課題）
このフォトエツチングを利用した従来のトレンチ溝の形
成方法では、溝の直径が１−程度になるが、最近のより
高度な集積化の要求によりキャパシタ領域の溝の直径は
０．５−以下にまで減小しなければならなくなった。と
ころが現在主流であるステッパーを用いてフォトエツチ
ングを適用してトレンチ溝を形成するにしてもステッパ
ーの分解能は現状では０．５−には達せず微細化の限界
になっていた。この問題は、トランジスタ、素子分離領
域など他のトレンチ構造を有するものの形成にも言える
ことである。
成方法では、溝の直径が１−程度になるが、最近のより
高度な集積化の要求によりキャパシタ領域の溝の直径は
０．５−以下にまで減小しなければならなくなった。と
ころが現在主流であるステッパーを用いてフォトエツチ
ングを適用してトレンチ溝を形成するにしてもステッパ
ーの分解能は現状では０．５−には達せず微細化の限界
になっていた。この問題は、トランジスタ、素子分離領
域など他のトレンチ構造を有するものの形成にも言える
ことである。
本発明は、上記事情によってなされたものであり、微細
なトレンチ溝の加工が可能な半導体装置の製造方法を提
供することを目的としている。
なトレンチ溝の加工が可能な半導体装置の製造方法を提
供することを目的としている。
（課運を解決するための手段）
本発明は、トレンチ構造を備えた半導体装置の製造方法
に関するものであり、半導体基板上に。
に関するものであり、半導体基板上に。
少なくとも１層以上の絶縁層を有する第１の絶縁膜およ
び少なくとも１層以上の絶縁層を有する第２の絶縁膜を
順次形成する工程と、前記第２の絶縁膜を選択的にエツ
チングしてトレンチ形成領域を形成する工程と、多結晶
シリコン膜を前記第２の絶縁膜と前記トレンチ形成領域
上に形成する工程と、前記多結晶シリコン膜をエツチン
グバックして前記トレンチ形成領域内の第２の絶縁膜側
壁にのみ多結晶シリコン膜を残す工程と、前記側壁に残
っている多結晶シリコン膜を全部シリコン酸化膜に変え
る工程と、この多結晶シリコン膜を変えて形成したシリ
コン酸化膜をマスクとして、トレンチ形成領域にある前
記第１の絶縁膜およびその下の半導体基板を順次エツチ
ングして前記半導体基板内にトレンチ溝を形成すること
を特徴としている。第２の絶縁膜の中に導電層を設けて
オーバーエツチングを防止することも可能である。
び少なくとも１層以上の絶縁層を有する第２の絶縁膜を
順次形成する工程と、前記第２の絶縁膜を選択的にエツ
チングしてトレンチ形成領域を形成する工程と、多結晶
シリコン膜を前記第２の絶縁膜と前記トレンチ形成領域
上に形成する工程と、前記多結晶シリコン膜をエツチン
グバックして前記トレンチ形成領域内の第２の絶縁膜側
壁にのみ多結晶シリコン膜を残す工程と、前記側壁に残
っている多結晶シリコン膜を全部シリコン酸化膜に変え
る工程と、この多結晶シリコン膜を変えて形成したシリ
コン酸化膜をマスクとして、トレンチ形成領域にある前
記第１の絶縁膜およびその下の半導体基板を順次エツチ
ングして前記半導体基板内にトレンチ溝を形成すること
を特徴としている。第２の絶縁膜の中に導電層を設けて
オーバーエツチングを防止することも可能である。
（作用）
本発明によれば、開孔したシリコン酸化膜及び多結晶シ
リコン膜を開孔部の側壁部上の多結晶シリコン膜を酸化
することにより、トレンチ溝の直径を小さくすることが
できる。多結晶シリコン層の厚さは、その酸化によって
ほぼ倍に増加し、マスク層の開孔部口径が減少する。こ
の口径は、したがって、多結晶シリコン層の堆積量をコ
ントロールすることによって正確に決定することができ
る。
リコン膜を開孔部の側壁部上の多結晶シリコン膜を酸化
することにより、トレンチ溝の直径を小さくすることが
できる。多結晶シリコン層の厚さは、その酸化によって
ほぼ倍に増加し、マスク層の開孔部口径が減少する。こ
の口径は、したがって、多結晶シリコン層の堆積量をコ
ントロールすることによって正確に決定することができ
る。
（実施例）
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｇ）は１本発明の実施例のトレンチ型
キャパシタを有するダイナミックメモＩＪ（７）ＩＩ造
工程断面図である。ここでは、半導体基板としてＰ型シ
リコン基板１を用いているが、これに限定されるもので
はなく、ｎ型半導体にも適用でき、また、シリコン以外
の半導体、例えば、Ｇｅのような単体、Ｇ ａ Ａ ｓ
のような化合物半導体等にも勿論適用が可能である。こ
のシリコン基板１には、フィールド酸化膜（ＳｉＯ□）
２が形成されている（第１図（ａ））。
キャパシタを有するダイナミックメモＩＪ（７）ＩＩ造
工程断面図である。ここでは、半導体基板としてＰ型シ
リコン基板１を用いているが、これに限定されるもので
はなく、ｎ型半導体にも適用でき、また、シリコン以外
の半導体、例えば、Ｇｅのような単体、Ｇ ａ Ａ ｓ
のような化合物半導体等にも勿論適用が可能である。こ
のシリコン基板１には、フィールド酸化膜（ＳｉＯ□）
２が形成されている（第１図（ａ））。
シリコン基板上に５００人の熱酸化膜３を形成する。次
にこの熱酸化膜上に５００人〜１０００人程度のシリコ
ン窒化［４を堆積し、更に多結晶シリコン膜５を約１０
００人〜１５００人堆積する。そして、多結晶シリコン
ｌｌ１Ｓ上にＣＶＤ法によるシリコン酸化膜６を５００
０人〜６０００人程度堆積する。この状態で写真蝕刻法
（フォトエツチング）によりレジストパターン７を形成
する（（ｂ）図）、このレジストパターンをマスクにし
て、まずＣＶＤ酸化膜６をＲＩＥのような異方性ドライ
エツチング法によりはシリコン窒化膜があるため、オー
バーエツチングが防止される。このエツチングが終了後
レジスト膜の除去を硫酸系の混合液で行う（（Ｃ）図）
。
にこの熱酸化膜上に５００人〜１０００人程度のシリコ
ン窒化［４を堆積し、更に多結晶シリコン膜５を約１０
００人〜１５００人堆積する。そして、多結晶シリコン
ｌｌ１Ｓ上にＣＶＤ法によるシリコン酸化膜６を５００
０人〜６０００人程度堆積する。この状態で写真蝕刻法
（フォトエツチング）によりレジストパターン７を形成
する（（ｂ）図）、このレジストパターンをマスクにし
て、まずＣＶＤ酸化膜６をＲＩＥのような異方性ドライ
エツチング法によりはシリコン窒化膜があるため、オー
バーエツチングが防止される。このエツチングが終了後
レジスト膜の除去を硫酸系の混合液で行う（（Ｃ）図）
。
ついで、およそ２０００人の膜厚の第２の多結晶シリコ
ン膜８を、ＣＶＤ酸化膜６上および前記開孔内表面に、
たとえば、ＣＶＤ法により形成する（第１図（ｄ））。
ン膜８を、ＣＶＤ酸化膜６上および前記開孔内表面に、
たとえば、ＣＶＤ法により形成する（第１図（ｄ））。
ついで、たとえばＲＩＥ法など異方性ドライエツチング
を用いて多結晶シリコン膜８のうち、多結晶シリコン膜
５とＣＶＤ酸化膜６の開孔側壁部分は残して、他は、エ
ツチングバックして取り除く。この残った部分は、多結
晶シリコン膜９となる（第１図（ｅ））、ついで、たと
えば約１０００℃の温度でｗｅｔ酸化を４時間程度行っ
て、多結晶シリコン膜９をシリコン酸化膜１０に変える
。このとき、シリコン酸化されることによって体積膨張
が起こり、シリコン酸化膜１０は、横方向にふくらむ。
を用いて多結晶シリコン膜８のうち、多結晶シリコン膜
５とＣＶＤ酸化膜６の開孔側壁部分は残して、他は、エ
ツチングバックして取り除く。この残った部分は、多結
晶シリコン膜９となる（第１図（ｅ））、ついで、たと
えば約１０００℃の温度でｗｅｔ酸化を４時間程度行っ
て、多結晶シリコン膜９をシリコン酸化膜１０に変える
。このとき、シリコン酸化されることによって体積膨張
が起こり、シリコン酸化膜１０は、横方向にふくらむ。
したがって開孔の径は縮少する。
ついで、前記シリコン酸化膜１０をマスクにしてシリコ
ン窒化膜４ｔシリコン酸化膜３を、たとえば。
ン窒化膜４ｔシリコン酸化膜３を、たとえば。
ＲＩＥなどの異方性ドライエツチング等で順次エツチン
グする（第１図（ｆ））。最後に、シリコン基板１の開
孔内で露出した部分を、たとえば、ＲＩＥ法でエツチン
グして基板１内にトレンチ溝となる開孔１１を形成しく
第１図（ｇ）） ＋さらに、フィールド酸化膜２を除い
て他のマスクとなる各層をエツチング除去する。このあ
とは、通常の手段で、トレンチ型キャパシタ部に、不純
物の導入、ゲート酸化膜の形成、トレンチ開孔部の埋め
込み工程等を行って本発明の製造方法を適用したダイナ
ミックメモリが形成される１本発明は、前記ダイナミッ
クメモリにのみ適用されるものではなく。
グする（第１図（ｆ））。最後に、シリコン基板１の開
孔内で露出した部分を、たとえば、ＲＩＥ法でエツチン
グして基板１内にトレンチ溝となる開孔１１を形成しく
第１図（ｇ）） ＋さらに、フィールド酸化膜２を除い
て他のマスクとなる各層をエツチング除去する。このあ
とは、通常の手段で、トレンチ型キャパシタ部に、不純
物の導入、ゲート酸化膜の形成、トレンチ開孔部の埋め
込み工程等を行って本発明の製造方法を適用したダイナ
ミックメモリが形成される１本発明は、前記ダイナミッ
クメモリにのみ適用されるものではなく。
たとえば、トレンチ型ＭＯ５ＦＥＴを組み込んだ論理回
路やトレンチ構造の素子分離領域を備えたバイポーラＩ
Ｃなどの他の半導体装置に適用することができる。
路やトレンチ構造の素子分離領域を備えたバイポーラＩ
Ｃなどの他の半導体装置に適用することができる。
以上のように１本発明の方法によれば半導体装置のトレ
ンチ溝の形成に関し、従来達成できなかった、より微細
な径の溝を得ることが可能になり、集積度の高い半導体
装置を得ることができる。
ンチ溝の形成に関し、従来達成できなかった、より微細
な径の溝を得ることが可能になり、集積度の高い半導体
装置を得ることができる。
第１図（ａ）〜（ｇ）は本発明の実施例の半導体装置の
製造工程を示す説明図、第２図（ａ）〜（ｄ）は従来の
半導体装置のトレンチ溝の製造工程を示す説明図である
。 １・・・シリコン基板（Ｐ型）。 ２・・・フィールド酸化膜（ＳｉＯ□）。 ３・・・第１のシリコン酸化膜、 ４・・・シリコン窒化膜（ＳＩ３Ｎ４）、５・・・第１
の多結晶シリコン膜。 ６・・・第２のシリコン酸化膜、 ７・・・フォトレジスト膜。 ８・・・第２の多結晶シリコン膜。 ９・・・側壁に残存した多結晶シリコン膜、ｌＯ・・・
酸化された多結晶シリコン膜。 １１・・・トレンチ溝。 代理人 弁理士 猪股祥晃（ほか１名）（ｂン （Ｃ） （ｄ） 第 ！ 図 （ｅ） （ｆ） 第１ 図 （ｅ）） （Ｃ） （ｄ） 第 図
製造工程を示す説明図、第２図（ａ）〜（ｄ）は従来の
半導体装置のトレンチ溝の製造工程を示す説明図である
。 １・・・シリコン基板（Ｐ型）。 ２・・・フィールド酸化膜（ＳｉＯ□）。 ３・・・第１のシリコン酸化膜、 ４・・・シリコン窒化膜（ＳＩ３Ｎ４）、５・・・第１
の多結晶シリコン膜。 ６・・・第２のシリコン酸化膜、 ７・・・フォトレジスト膜。 ８・・・第２の多結晶シリコン膜。 ９・・・側壁に残存した多結晶シリコン膜、ｌＯ・・・
酸化された多結晶シリコン膜。 １１・・・トレンチ溝。 代理人 弁理士 猪股祥晃（ほか１名）（ｂン （Ｃ） （ｄ） 第 ！ 図 （ｅ） （ｆ） 第１ 図 （ｅ）） （Ｃ） （ｄ） 第 図
Claims (1)
- トレンチ構造を備えた半導体装置の製造方法において、
半導体基板上に、少なくとも１層以上の絶縁層を有する
第１の絶縁膜および導電層を含むことも可能な少なくと
も１層以上の絶縁層を有する第２の絶縁膜を順次形成す
る工程と、前記第２の絶縁膜を選択的にエッチングして
トレンチ形成領域を形成する工程と、多結晶シリコン膜
を前記第２の絶縁膜と前記トレンチ形成領域上に形成す
る工程と、前記多結晶シリコン膜をエッチングバックし
て前記トレンチ形成領域内の第２の絶縁膜側壁にのみ多
結晶シリコン膜を残す工程と、前記側壁に残っている多
結晶シリコン膜を全部シリコン酸化膜に変える工程と、
この多結晶シリコン膜を変えて形成したシリコン酸化膜
をマスクとして、トレンチ形成領域にある前記第１の絶
縁膜およびその下の半導体基板を順次エッチングして前
記半導体基板内にトレンチ溝を形成することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257474A JPH04137624A (ja) | 1990-09-28 | 1990-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257474A JPH04137624A (ja) | 1990-09-28 | 1990-09-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04137624A true JPH04137624A (ja) | 1992-05-12 |
Family
ID=17306811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2257474A Pending JPH04137624A (ja) | 1990-09-28 | 1990-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04137624A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220136034A (ko) * | 2021-03-30 | 2022-10-07 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 층 확장 공정을 통한 확장 가능한 패턴화 및 결과 구조물 |
-
1990
- 1990-09-28 JP JP2257474A patent/JPH04137624A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220136034A (ko) * | 2021-03-30 | 2022-10-07 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 층 확장 공정을 통한 확장 가능한 패턴화 및 결과 구조물 |
| US12532723B2 (en) | 2021-03-30 | 2026-01-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Scalable patterning through layer expansion process and resulting structures |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63234534A (ja) | 半導体素子の製造方法 | |
| JPS6072268A (ja) | バイポ−ラ・トランジスタ構造の製造方法 | |
| US5369052A (en) | Method of forming dual field oxide isolation | |
| US5476807A (en) | Method for forming fine patterns in a semiconductor device | |
| JP3132439B2 (ja) | 半導体装置の製造方法 | |
| JPH08330539A (ja) | 半導体装置の製造方法 | |
| JPH0629463A (ja) | 半導体素子の製造方法 | |
| JPH04275436A (ja) | Ｓｏｉｍｏｓトランジスタ | |
| JPH04137624A (ja) | 半導体装置の製造方法 | |
| JPH02119135A (ja) | 半導体装置およびその製造方法 | |
| JPS5856436A (ja) | 半導体装置の製造方法 | |
| WO1990011618A1 (fr) | Procede de production de dispositifs semi-conducteurs | |
| KR100244411B1 (ko) | 반도체장치 제조방법 | |
| JPS61129872A (ja) | 半導体装置の製造方法 | |
| JPS62273750A (ja) | 半導体装置およびその製造方法 | |
| KR960005554B1 (ko) | 반도체 소자의 분리막 형성방법 | |
| JPS5950540A (ja) | 半導体装置の製造方法 | |
| JPH0685194A (ja) | 半導体装置の製造方法 | |
| JPS5943832B2 (ja) | 半導体装置の製造方法 | |
| KR930012118B1 (ko) | 반도체장치의 제조방법 | |
| CN116779546A (zh) | 半导体结构的制备方法及半导体结构 | |
| KR100257081B1 (ko) | 다결정 실리콘 산화공정을 이용한 반도체 소자 배선 제조방법 | |
| JPS63148675A (ja) | 半導体装置 | |
| JPS6222454A (ja) | 半導体装置の製造方法 | |
| JPH07245402A (ja) | 半導体装置の製造方法 |