JPH04139729A

JPH04139729A - 半導体装置

Info

Publication number: JPH04139729A
Application number: JP2260574A
Authority: JP
Inventors: Sumihisa Kudo; 工藤　純久
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-10-01
Filing date: 1990-10-01
Publication date: 1992-05-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体装置、特にＧａＡｓＦＥＴ（砒化ガリウ
ム電界効果トランジスタ）やＨＥＭＴ（Ｈｉｇｈ　Ｅｌ
ｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏ
ｒ　　：高電子移動度トランジスタ）等の超高周波トラ
ンジスタに関し、たとえば、セラミック製パッケージ構
造の超高周波トランジスタの製造に適用して有効な技術
に関する。

〔従来の技術〕

低雑音、高遮断周波数、高出力等の特長を有するマイク
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成されたＧａ、ＡｓＦＥＴが広く知られてい
る。また、このＣ；ａＡｓＦＥＴの一つとして、シ町ッ
トキ障壁ゲート形電界効果トランジスタ（ＭＥＳＦＥＴ
とも称する。）が知られている。ＧａＡｓ−ＭＥＳＦＥ
Ｔはｎ導電型の能動領域主面に設けられたオーミック接
触構造のソース・ドレイン電極と、その中間に一つある
いは二つ設けられたショットキ接合構造のゲート電極と
からなり、シングルゲート構造あるいはデュアルゲート
構造を構成している。

近年、ＧａＡｓ−ＭＥＳＦＥＴは衛星放送受信用半導体
装置としても使用されている。衛星放送受信用のＳＨＦ
帯低雑音ＣａＡｓ−ＦＥＴについては、たとえば、株式
会社オーム社発行「ナショナル　テクニカル　レポート
（ＮａｔｉｏｎａｌＴｅｃｎｉｃａｌ　Ｒｅｐｏｒｔ）
　Ｊ　１９　Ｂ　６年４月号、昭和６１年４月１８日発
行、Ｐ２６〜Ｐ３４に記載されている。この文献には、
低雑音化のためには、入力容量の低減が重要であり、記
載されている半導体装置の場合には、寄生入力容量の低
減のために、チップ（半導体素子）上のポンディングパ
ッド（ワイヤポンディングパッド）の面積を必要最小限
に設計するとともに、セラミック製のパッケージを採用
している旨記載されている。

一方、半導体素子の電極、すなわち、ワイヤポンディン
グパッドとリードとを電気的に接続するワイヤボンディ
ングは、たとえば、工業調査会発行「電子材料別冊」昭
和６１年１１月１８日発行、Ｐ１２３〜Ｐ１２９に記載
されているように、大別して熱圧着法（ＴＣ法）、超音
波熱圧着法（ＴＳ法）、超音波法（ＬＪＳ法）のように
３方式がある。前記熱圧着法および超音波熱圧着法では
、ワイヤの先端を球状（ボール）化した後、このボール
部分をキャピラリの先端面で押し潰し、これによりワイ
ヤ先端をワイヤポンディングパッドに圧着固定する。こ
の圧着固定の際、超音波熱圧着法ではキャピラリを振動
させる。

また、同文献には、技術的問題点として以下のことが記
載されている。

すなわち、この文献には、「超ＬＳＩ、ＡＳＩＣ品では
高集積化、多ピン化３表面実装化へと進展してきており
、精度要求は一段と強まっている。

ＴＳポンディングで７０μｍパッドピッチ以下を想定し
た場合、ワイヤサイズ１８〜２０μｍ、圧着ボール径４
０〜５０μｍ、総合位置精度±４〜±５μｍの装置が必
要と予測しているが、現段階では１００〜１３０μｍが
実用レヘルと考えられる。

微細ワイヤによるボール縮小は、もっとも効果的と思わ
れるが、ループコントロール性、樹脂封止時のワイヤ流
れおよびボトルネックキャピラリの品質、ライフ面での
信顛性が！ｌ！題である。Ｊ旨記載されている。

他方、特公昭６１−１８３５１号公報には、パワーＦＥ
Ｔにおいて、インダクタンスおよび熱抵抗を低減するた
めに、表面の電極と裏面の金属層をコンタクトする構造
が開示されている。

〔発明が解決しようとする課題〕

ＧａＡｓ−ＭＥＳＦＥＴは、半絶縁性基板の主面よ設け
られた能動領域を利用して製造される。

この結果、ソース、ドレイン、ゲートの各’ｉ８ｉは、
いずれも基板の主面（上面）側に設けられることになる
。したがって、組立においては、チップはその裏面を介
してベース主面に固定され、チップの主面の各電極はワ
イヤを介してベース主面のメタライズ層にそれぞれ電気
的に接続される。この場合、ワイヤのインダクタンスを
低くするために、同一間を複数のワイヤで接続している
。複数のワイヤポンディングパッドを同一電極領域に設
けるためには、パッドサイズはより小さなものが、チッ
プを大型化しないためにも要求される。また、各ボンデ
ィング方法においても、パッドサイズには下限がある。

しかし、パッドサイズの縮小化はワイヤボンディング手
法を採用する限り、これ以下に小さくできないであろう
ことに本発明者は気が付いた。

一方、前記ワイヤボンディングは、−本ずつワイヤを張
ることから、ワイヤ本数の増大はワイヤボンディング時
間の増大をもたらす。

本発明の目的は、寄生入力容量の低減を可能とする半導
体装置を提供することにある。

本発明の他の目的は、電極接合部のパッドの小型化によ
って高周波特性が優れた半導体装置、たとえば、ＳＨＦ
帯低維音ＧａＡｓＦＥＴを提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、本発明の半導体装置は、セラミ・ツクからな
るベースの主面にチップを搭載するとともに、このベー
スの主面側に前記チップを被うようにセラミックのキャ
ンプが気密的に取り付けられ、かつベースの裏面にリー
ドが固定された構造となっている。また、前記ベースの
主面からベースの周面およびベースの裏面に亘ってそれ
ぞれ電気的に独立したメタライズ層が設けられていて、
これらメタライズ層はベースの主面ではチップのソース
電極、ドレイン電極、ゲート電極に連なるバ・ンドが接
合され、ベース裏面では前記リードが接合されている。

また、前記チップは、半絶縁性基板の主面側に能動層を
有し、この能動層を利用してソース（Ｓ）、ドレイン（
Ｄ）、ゲート（Ｇ）が形成され、かつソース電極、ドレ
イン電極、ゲート電極のパッドは前記基板を貫通する貫
通孔に充填された充填導体を介してチップの裏面に形成
された各電極端子に電気的に繋がり、さらにこれらの各
電極端子が直接前記メタライズ層に接合される構造とな
っている。前記貫通孔の直径は５０μｍ程度となるとと
もに、前記パッドは一辺が５０〜６０μｍ程度の略矩形
状となっている。

〔作用］上記した手段によれば、本発明の半導体装置は、ソース
電極、ドレイン電極、ゲート電極のバンドは一辺が５０
〜６０μｍとなる略矩形状となり、従来のこの種半導体
装置のパッド寸法に比較して小さくなり、寄生入力容量
の低減が図れる。したがって、高周波特性の向上が達成
できる。

本発明の半導体装置にあっては１、ソース電極ドレイン
電極、ゲート電極のパッドは、半絶縁性基板の貫通孔に
充填された充填導体を介して半絶縁性基板の裏面に設け
られた電極端子に電気的に接続された構造となり、かつ
この電極端子がベース主面のメタライズ層に直接接合さ
れる構造となっていることから、その製造において、−
度のアライメントによる半導体チップの一度の接合で、
複数個所の電極端子とリードの接合が同時に行なえ、組
立工数の向上が達成できる。

〔実施例〕以下図面を参照して本発明の一実施例について説明する
。

第１図は本発明の一実施例によるＳＨＦ帯低雑音ＧａＡ
ｓ−ＭＥＳＦＥＴを構成する半導体装置の概要を示す断
面図、第２図は同じくキャンプを取り外した半導体装置
の一部を模式化した平面図、第３図は同じくチップの模
式的平面図、第４図は同じくチップの底面図、第５図は
同じくチップの拡大断面図、第６図は同じくチップを取
り外したベースの平面図である。

この実施例の半導体装置、すなわち、ＳＨＦ帯低雑音Ｇ
ａＡｓ−ＭＥＳＦＥＴを構成する半導体装置は、第１図
および第２図に示されるような構造となっている。半導
体装置１は、第２図に示されるように八角柱状のセラミ
ックからなるパッケージ２と、このパッケージ２の下面
にそれぞれ一端が取り付けられた複数のり一部３とから
なっている。前記リード３はパッケージ２の中心を原点
とするＸＹ平面にあって、それぞれＸＹ軸方向に沿って
十字状に延在している。そして、±Ｙ力方向延在する太
いリードはソースリード４となるとともに、＋Ｘ方向に
延在するリードはドレインリード５となり、−Ｘ方向に
延在するリードはゲートリード６となっている。

パッケージ２はベース７と、このベース７の主面、すな
わち、上面を塞ぐキャンプ８とからなっている。前記ベ
ース７はセラミックからなる六角形板のベース本体９と
、このベース本体９の主面周縁部分に設けられた外周が
８角形枠状体からなるセラミックの枠部１０とからなっ
ている。前記キャップ８は枠部１０の上面で接合材１１
を介して気密的に固定されている。前記ベース本体９に
あっては、ヘース本体９の主面からその周面および裏面
に亘って部分的にメタライズ層（導体層）１２が設けら
れている。これらメタライズ層１２は、ソース用メタラ
イズ層１３．ドレイン用メタライズ層１４．ゲート用メ
タライズ層１５となっている。前記ベース７は積層印刷
法等によって形成され、かつ焼成によって一体的に形成
される。

前記ソースリード４およびドレインリード５ならびにゲ
ートリード６は、前記ベース７の下面に延在するソース
用メタライズ層１３．ドレイン用メタライズ層１４．ゲ
ート用メタライズ層１５に対応して、それぞれ接合材１
６を介して接続されている。なお、各リード３はその表
面にメンキ膜１７が設けられている。

一方、前記ベース７におけるベース本体９にあっては、
第２図および第６図に示されるように、ベース本体９の
主面からその周面および裏面に亘って、ソース用メタラ
イズ層１３．ドレイン用メタライズ層１４．ゲート用メ
タライズ層１５がそれぞれ設けられている。そして、前
記ソース用メタライズ層１３は、その中央が最も幅が狭
く、ベース本体９の周縁に向かうにつれて拡開する鼓形
状となっている。また、前記ドレイン用メタライズ層１
４およびゲート用メタライズ層１５の先端部分は、前記
鼓形状のソース用メタライズ層１３の最も細い部分の何
方に延在している。そして、これらメタライズ層部分、
すなわち、第６図においてハンチングを施してそれぞれ
示すソース用メタライズ層１３におけるソース用接合部
１３Ｓ。

ドレイン用メタライズ層１４におけるドレイン用接合部
】４Ｄ、ゲート用メタライズ層１５におけるゲート用接
合部１５Ｇに、第１図に示されるように、後述するＳＨ
Ｆ帯低雑音ＧａＡｓＦＥＴのチップ（半導体素子）２０
の電極端子２１、具体的にはソース電極端子２１Ｓ、ド
レイン電極端子２１Ｄ、ゲート電極端子２１Ｇが固定さ
れている。

このＳＨＦＨＦ帯青雑音ＧａＡｓＥＳＦＥＴのチップ２
０は、第３〜第５図にされるようになっているが、第１
図は模式的に矩形板として示しである。チップ２０は、
第３図に示されるように、ソース２２とドレイン２３と
の間に一本のゲート２４を設けたシングル・ゲート構造
となっている。

ソース電極２５．ドレイン電極２６．ゲート電極２７は
、第３図に示すようなパターンとなり、各電極部の一部
、すなわち、第３図でハンチングを施した部分がソース
パッド２Ｂ、ドレインパッド２９、ゲートパッド３０と
なっている。このパッド部分が、ワイヤボンディングに
よるチップ構造におけるワイヤポンディングパッドに対
応するものである。しかし、この実施例のチップ２０は
、ワイヤボンディングを必要としない構造である。

一方、チップ２０の裏面は、第４図に示されるように電
極端子２１（ソース電極端子２１Ｓ、ドレイン電極端子
２１Ｄ、ゲート電極端子２１Ｇ）が設けられている。そ
して、前記各パッド２８゜２９．３０は、第５図に示さ
れかつ第３図および第４図で点線円で示される貫通孔（
バイアーホール）に充填された導体３２，３３．３４に
よって電気的に接続されている。したがって、前記パッ
ドの寸法は、理論的には前記貫通孔の直径寸法に貫通孔
と電極形成時のアライメントの余裕寸法の和なる寸法に
まで小さくすることができ、５０μｍ口以下とすること
ができる。

チップ２０は、第５図に示されるように、ＧａＡｓから
なる半絶縁性基板３５と、この基板３５主面に形成され
たｎ形の能動層３６と、この能動層３６の両側部上にそ
れぞれ設けられたｎ◆形のオーミックコンタクト層３７
とからなり、アクティブ傾城を外れた部分は、前記オー
ミックコンタクト［３７および能動１ｉ３６はエツチン
グ除去され、いわゆるメサ構造となっている。このチッ
プ２０、すなわち、基板３５の主面は選択的に絶縁Ｍ４
０で被われている。また、前記オーミックコンタクト層
３７上には、別々にソース電極２５およびドレイン電極
２６が設けられている。前記ソース電極２５およびドレ
イン電極２６は、１μｍ程度の厚さのＭ　ｏ　／　Ａ　
ｕで形成されている。また、これらソース電極２５とド
レイン電極２６との間の能動層３６上、厳密に言えば、
リセスエッチングによって形成されたリセス溝底には、
ＡｔＬからなるゲート電極２７が設けられている。また
、前記ソース電極２５およびドレイン電極２６は層間絶
縁膜４１で被われている。そして、前記ゲート電極２７
は、前記層間絶縁膜４１上を延在し、先端は前記能動層
３６やオーミックコンタクト層３７が除去された半絶縁
性基板３５上に達している。

また、チップ２０の主面全体はパッシベーション膜４２
で被われている。なお、この実施例では前記ゲート電極
２７は一体もので形成したが、前記リセス底のゲート電
極と、このゲート電極から層間絶縁膜４１上を延在し、
かつ貫通孔に至る電極部分を別に形成するようにしても
よい。

一方、前記チップ２０の裏面には、厚さ５μｍ程度の金
からなる電極端子２１が設けられている。

この電極端子２１は、具体的には、ソース電極端子２１
Ｓ、ドレイン電極端子２１Ｄ、ゲート電極端子２１Ｇと
なり、第４図に示されるように、チップ２０の主面の電
極パターンに略対応して設けられている。

他方、前記ソース電極２５．ドレイン電極２６゜ゲート
電極２７の一部、すなわち、ソースパッド２８、ドレイ
ンパッド２９．ゲートパッド３０は、半絶縁性基板３５
（チップ２０）を貫通して設けられた貫通孔（バイアー
ホール）に充填された導体３２．３３．３４を介して、
半絶縁性基板３５の裏面に設けられた電極端子２１（ソ
ース電極端子２１Ｓ、ドレイン電極端子２１Ｄ、ゲート
電極端子２１Ｇ）にそれぞれ電気的に接続されている。

前記ソースバッド２８．ドレインバッド２９．ゲートバ
ッド３０の各パッドは、その大きさが５０μｍ口以下に
形成されている。

このようなチップ２０は、前記ベース７の主面側に位置
決めされて重ねられ、ベース７の主面のソース用メタラ
イズ層１３．ドレイン用メタライズ層１４．ゲート用メ
タライズ雇１５に、ソース電極端子２１Ｓ、ドレイン電
極端子２１Ｄ、ゲート電極端子２１Ｇが接合される。

このような実施例によれば、つぎのような効果が得られ
る。

（１）本発明の半導体装置は、チップの電極に連なるパ
ッドと、チップ裏面に設けた電極端子とを、チップを貫
通して形成した導体を介して電気的に接続し、前記電極
端子をパッケージを構成するベースのメタライズ層に接
合する構造となっていることから、前記パッドの寸法を
５０μｍ口以下と小さくすることができ、寄生入力容量
の低減を図ることができるという効果が得られる。

（２）上記（１）により、本発明の半導体装置は、超高
周波トランジスタを構成しているが、寄生入力容量の低
減によって低維音化等の高周波特性の向上が達成できる
という効果が得られる。

（３）上記（１）により、本発明によれば、パッドの小
型化と各電極においてパッドを単一とすることができる
ことから、チップサイズの小型化が達成できるという効
果が得られる。

（４）上記（３）により、本発明によれば、半導体素子
の小型化によるパッケージの小型化によってより小型の
半導体装置を提供することができる。

（５）上記（１）により、本発明の半導体装置はその組
立において、ベース上にチップを直接固定する１回の作
業によって、チップボンディングと、複数の電極とベー
スのメタライズ層との接合が同時に行える結果、組立工
数の低減が達成できるという効果が得られる。

（６）上記（１）〜（５）により、本発明によれば、小
型でかつ高周波特性の優れた半導体装置を提供すること
ができるという相乗効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、ゲートから複
数本のゲート電極を設け、かつこれらのゲート電極にそ
れぞれチップ裏面の電極端子に連なるパッドを形成する
構造としても前記実施例同様な効果が得られる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＧａＡｓ−ＭＥＳＦ
ＥＴの製造技術に適用した場合について説明したが、そ
れに限定されるものではなく、たとえば、シリコンによ
るＩＣやＧａＡｓ　１Ｃ等あるいはＨＥＭＴの製造技術
などに適用できる。

本発明は少なくとも半導体装置の製造技術には適用でき
る。

〔発明の効果］本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、本発明の半導体装置は、セラミンクからなる
ベースの主面にチップを搭載するが、チップにおけるソ
ース電極、ドレイン電極、ゲート電極に連なるパッドは
、チップを貫通して充填された導体を介してチップ裏面
の電極端子に電気的に繋がり、これら電極端子がベース
上のメタライズ層に固定されるダイレクトボンディング
構造となっていることから、組立の作業性が良好となる
。

また、本発明の半導体装置は前記パッドを５０μｍ口以
下とすることもでき、寄生容！低減から高周波特性の向
上が達成できる。

【図面の簡単な説明】

第１図は本発明の一実施例によるＳＨＦ帯低雑音ＧａＡ
ｓ−ＭＥＳＦＥＴを構成する半導体装置の概要を示す断
面図、第２図は同じくキャップを取り外した半導体装置の一部
を模式化した平面図、　第３図は同じくチップの模式的
平面図、第４図は同じくチップの底面図、第５図は同じくチップの拡大断面図、第６図は同じくチップを取り外したベースの平面図であ
る。１・・・半導体装置、２・・・パッケージ、３・・・リ
ード、４・・・ソースリード、５・・・ドレインリード
、６・・・ゲートリード、７・・・ベース、８・・・キ
ャップ、９・・・ベース本体、１０・・・枠部、１１・
・・接合材、１２・・・メタライズ層、１３・・・ソー
ス用メタライズ層、１３Ｓ・・・ソース用接合部、１４
・・・ドレイン用メタライズ層、１４Ｄ・・・ドレイン
用接合部、１５・・・ゲート用メタライズ層、１５Ｇ・
・・ゲート用接合部、１６・・・接合材、１７・・・メ
ツキ膜、２０・・・チップ（半導体素子）、２１・・・
電極端子、２１Ｄ・・・ドレイン電極端子、２１Ｇ・・
・ゲート電極端子、２１Ｓ・・・ソース電極端子、２２
・・・ソース、２３・・・ドレイン、２４・・・ゲート
、２５・・・ソース電極、２６・・・ドレイン電極、２
７・・・ゲート電極、２８・・・ソースパッド、２９・
・・ドレインパッド、３０・・・ゲートパッド、３２．
３３．３４・・・導体、３５・・・半絶縁性基板、３６
・・・能動層、３７・・・オーミンクコンタクト層、４
０・・・絶縁膜、４１・・・層間絶縁膜、４２・・・バ
ッシベ嬉図１−１手林袈工３−リート” ６−ゲートリード′ ８−″＋ヤッフ゛？Ｄ−チッ７゛３２．３３．３４〜４ノ本２−パッケージ５−ドレインリード７−ベース１２−メタライズ層２１−色釉４）第図第図第図に−チップ２６−ドレイソ電キｈ３６−危勤漫２１−を詠パｉと　　　　２５−ソース電才み２７−ケ
゛−ト電２士　　　　　３２．３３．３４−棒体３７−
オーミ・ツクコンタクト罎

Claims

【特許請求の範囲】１、絶縁性のベースと、このベースの主面に気密的に固
定されたキャップと、前記ベースの主面から周面を通り
かつ裏面に亘って延在するように設けられた電気的に独
立した複数のメタライズ層と、前記ベースの裏面にそれ
ぞれ前記メタライズ層に電気的に接続するように固定さ
れたリードと、前記ベース主面に固定される半導体チッ
プとからなり、かつ前記半導体チップは半導体チップ表
面の各電極端子が直接前記ベース主面の各メタライズ層
に重なって電気的、機械的に接続されていることを特徴
とする半導体装置。２、前記半導体チップは半導体チップ主面の各電極が半
導体チップの表裏を貫くように設けられた貫通孔に充填
された導体を介して半導体チップの裏面に設けられた各
電極端子にそれぞれ電気的に独立して接続され、かつ前
記半導体チップ裏面の電極端子が前記ベース主面のメタ
ライズ層に接合されていることを特徴とする特許請求の
範囲第１項記載の半導体装置。