JPH0414153A - メモリアクセス回路 - Google Patents
メモリアクセス回路Info
- Publication number
- JPH0414153A JPH0414153A JP11679890A JP11679890A JPH0414153A JP H0414153 A JPH0414153 A JP H0414153A JP 11679890 A JP11679890 A JP 11679890A JP 11679890 A JP11679890 A JP 11679890A JP H0414153 A JPH0414153 A JP H0414153A
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- JP
- Japan
- Prior art keywords
- access
- memory
- address
- block
- single memory
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、画像処理におけるビットマツプ処理を行う
ためのメモリ媒体に対するアクセスを制御するメモリア
クセス回路に関するものである。
ためのメモリ媒体に対するアクセスを制御するメモリア
クセス回路に関するものである。
［従来の技術］
従来、光ビームを感光体上に走査して画像を形成するペ
ージプリンタが電子機器の出力装置とし使用され、その
優れた高解像度を利用したＤＴＰげスフ・トップ・バ１
リッシン力 の分野で注目されている。
ージプリンタが電子機器の出力装置とし使用され、その
優れた高解像度を利用したＤＴＰげスフ・トップ・バ１
リッシン力 の分野で注目されている。
この種の装置には、出力する情報を記憶するビットマツ
プメモリおよびその出力を制御するためのワークメモリ
を備えている。
プメモリおよびその出力を制御するためのワークメモリ
を備えている。
通常、上記各メモリはＲＡＭ等で構成されるメモリブロ
ックで構成され、このメモリブロックをワークメモリと
ビットマツプメモリに２分割して使用しているが、その
際、分割アドレスをレジスタにて設定し、アクセスアド
レスと前記レジスタアドレスの大小比較を行い、アクセ
ス主体がワークメモリなのか、それともビットマツプメ
モリなのかを判別し、ワークメモリにおいては、通常の
メモリアクセスを行い、ビットマツプメモリでは論理和
を行う等のリードモディファイライトアクセスを行う。
ックで構成され、このメモリブロックをワークメモリと
ビットマツプメモリに２分割して使用しているが、その
際、分割アドレスをレジスタにて設定し、アクセスアド
レスと前記レジスタアドレスの大小比較を行い、アクセ
ス主体がワークメモリなのか、それともビットマツプメ
モリなのかを判別し、ワークメモリにおいては、通常の
メモリアクセスを行い、ビットマツプメモリでは論理和
を行う等のリードモディファイライトアクセスを行う。
しかしながら、上記従来例では単一のメモリブロックを
２分割して使用するため、ＣＰＵのアクラス時のアドレ
スをコンパレートするための回路が必要となり、かつコ
ンパレータ回路のゲート遅延もＣＰＵの処理効率を低下
させる要因となる問題点があった。更に、アドレスの大
小比較によってブロック分けを行うため、細分化するに
はその分のアドレスレジスタが必要となり、回路構成が
複雑化する等の問題点もあった。
２分割して使用するため、ＣＰＵのアクラス時のアドレ
スをコンパレートするための回路が必要となり、かつコ
ンパレータ回路のゲート遅延もＣＰＵの処理効率を低下
させる要因となる問題点があった。更に、アドレスの大
小比較によってブロック分けを行うため、細分化するに
はその分のアドレスレジスタが必要となり、回路構成が
複雑化する等の問題点もあった。
この発明は、上記の問題点を解決するためになされたも
ので、単一メモリブロックを複数のアドレス空間に割り
当て、それぞれのアドレス空間によってアクセス方法を
決定することにより、アドレスコンパレータを不要とし
、アクセスの決定をコンパレータのゲート遅延によらず
高速アクセス可能なメモリアクセス回路を得ることを目
的とする。
ので、単一メモリブロックを複数のアドレス空間に割り
当て、それぞれのアドレス空間によってアクセス方法を
決定することにより、アドレスコンパレータを不要とし
、アクセスの決定をコンパレータのゲート遅延によらず
高速アクセス可能なメモリアクセス回路を得ることを目
的とする。
［課題を解決するための手段］
この発明に係るメモリアクセス回路は、アドレスバスの
内容を解析して複数のアドレス空間を単一のメモリデバ
イスの同一アドレス空間に変換するアドレス変換手段と
、アドレスバスの内容を解析して単一のメモリデバイス
に対するアクセス方式を決定するアクセス決定手段とを
設けたものである。
内容を解析して複数のアドレス空間を単一のメモリデバ
イスの同一アドレス空間に変換するアドレス変換手段と
、アドレスバスの内容を解析して単一のメモリデバイス
に対するアクセス方式を決定するアクセス決定手段とを
設けたものである。
［作用］
この発明においては、単一のメモリデバイスのアクセス
が開始されると、アドレス変換手段がアドレスバスの内
容を解析して複数のアドレス空間を単一のメモリデバイ
スの同一アドレス空間に変換し、アクセス決定手段がア
ドレスバスの内容を解析して決定したアクセス方式に準
じて単一のメモリデバイスに対する所定のアクセスを開
始し、単一のメモリデバイスを異なるアクセス方式で共
有使用することを可能とする。
が開始されると、アドレス変換手段がアドレスバスの内
容を解析して複数のアドレス空間を単一のメモリデバイ
スの同一アドレス空間に変換し、アクセス決定手段がア
ドレスバスの内容を解析して決定したアクセス方式に準
じて単一のメモリデバイスに対する所定のアクセスを開
始し、単一のメモリデバイスを異なるアクセス方式で共
有使用することを可能とする。
第１図はこの発明の一実施例を示すメモリアクセス回路
の構成を説明するブロック図であり、２０１はデコーダ
部で、アドレスバス２０４の内容を解析し、図示しない
ＲＡＭ等で構成される単一のメモリブロックに対するチ
ップセレクト信号（Ｃ３）２１１をタイミング制御部２
０２に出力するとともに、ブロック判定信号（ＳＥＬ）
２１２をタイミング制御部２０２に出力する。
の構成を説明するブロック図であり、２０１はデコーダ
部で、アドレスバス２０４の内容を解析し、図示しない
ＲＡＭ等で構成される単一のメモリブロックに対するチ
ップセレクト信号（Ｃ３）２１１をタイミング制御部２
０２に出力するとともに、ブロック判定信号（ＳＥＬ）
２１２をタイミング制御部２０２に出力する。
なお、この実施例では、第２図に示すように例えば１Ｍ
ビットの異なるアドレス空間となるメモリブロックＡ、
Ｂを単一のメモリブロックに割り付けるため、アドレス
バス２０４の内容を同一のアドレス空間に変換するため
のアドレスジェネレータ２０３を備えている。２１３は
タイミング信号である。
ビットの異なるアドレス空間となるメモリブロックＡ、
Ｂを単一のメモリブロックに割り付けるため、アドレス
バス２０４の内容を同一のアドレス空間に変換するため
のアドレスジェネレータ２０３を備えている。２１３は
タイミング信号である。
タイミング制御部２０２は、デコーダ部２０１より出力
されるブロック判定信号（ＳＥＬ）２１２からメモリブ
ロックＡまたはメモリブロックＢのいずれのメモリブロ
ックアクセスかを判定し、単一のメモリブロックに対す
るメモリアクセス方式をコントロールライン２０９を介
してメモリブロックに制御信号を出力する。
されるブロック判定信号（ＳＥＬ）２１２からメモリブ
ロックＡまたはメモリブロックＢのいずれのメモリブロ
ックアクセスかを判定し、単一のメモリブロックに対す
るメモリアクセス方式をコントロールライン２０９を介
してメモリブロックに制御信号を出力する。
２１５はセレクタ（ＳＥＬ）で、デコーダ部２０１の出
力であるブロック判定信号（ＳＥＬ）２１２に基づいて
データバス２０５またはデータバス２０７を選択し、デ
ータバス２１０に出力する。２０６は演算部で、データ
バス２０５の内容とメモリブロックのリードデータバス
２１４の内容との所定の演算（論理和演算等）を実行し
、演算結果となる内容をデータバス２０７に出力する。
力であるブロック判定信号（ＳＥＬ）２１２に基づいて
データバス２０５またはデータバス２０７を選択し、デ
ータバス２１０に出力する。２０６は演算部で、データ
バス２０５の内容とメモリブロックのリードデータバス
２１４の内容との所定の演算（論理和演算等）を実行し
、演算結果となる内容をデータバス２０７に出力する。
このように構成されたメモリアクセス回路において、単
一のメモリデバイスのアクセスが開始されると、アドレ
ス変換手段がアドレスバスの内容を解析して複数のアド
レス空間を単一のメモリデバイスの同一アドレス空間に
変換し、アクセス決定手段がアドレスバスの内容を解析
して決定したアクセス方式に準じて単一のメモリデバイ
スに対する所定のアクセスを開始し、単一のメモリデバ
イスを異なるアクセス方式で共有使用する。
一のメモリデバイスのアクセスが開始されると、アドレ
ス変換手段がアドレスバスの内容を解析して複数のアド
レス空間を単一のメモリデバイスの同一アドレス空間に
変換し、アクセス決定手段がアドレスバスの内容を解析
して決定したアクセス方式に準じて単一のメモリデバイ
スに対する所定のアクセスを開始し、単一のメモリデバ
イスを異なるアクセス方式で共有使用する。
第２図は、第１図に示したメモリアクセス回路における
ブロック割り付は概念を示す概念図であり、異なるアド
レス空間にブロックＡ（１Ｍビット）、ブロックＢ （
１Ｍビット）とがマツピングされて、これらのブロック
Ａ、Ｂを単一のメモリデバイスＣに割り付ける態様を示
している。
ブロック割り付は概念を示す概念図であり、異なるアド
レス空間にブロックＡ（１Ｍビット）、ブロックＢ （
１Ｍビット）とがマツピングされて、これらのブロック
Ａ、Ｂを単一のメモリデバイスＣに割り付ける態様を示
している。
以下、メモリアクセス処理について説明する。
先ず、図示しないＣＰＵがアドレスマツプ上のブロック
Ａ、Ｂをアクセスする場合、アドレスバス２０４．デー
タバス２０５に対応するデータを出力する。その時、デ
コーダ部２０１において、チップセレクト信号２１１を
出力し、タイミング制御部２０２ヘアクセスの開始を通
知する。
Ａ、Ｂをアクセスする場合、アドレスバス２０４．デー
タバス２０５に対応するデータを出力する。その時、デ
コーダ部２０１において、チップセレクト信号２１１を
出力し、タイミング制御部２０２ヘアクセスの開始を通
知する。
これと同時に、デコーダ部２０１ではそのアクセスがブ
ロックＡかブロックＢかをブロック判定信号２１２でタ
イミング制御部２０２に通知する。
ロックＡかブロックＢかをブロック判定信号２１２でタ
イミング制御部２０２に通知する。
その後、タイミング制御部２０２は上記セレクト信号２
１２に基づいてワークメモリ若しくはビットメモリかを
判別し、ワークメモリであればリードモディファイライ
トアクセスを行うため、メモリに対する制御信号をコン
トロールライン２０９を介して指示する。
１２に基づいてワークメモリ若しくはビットメモリかを
判別し、ワークメモリであればリードモディファイライ
トアクセスを行うため、メモリに対する制御信号をコン
トロールライン２０９を介して指示する。
これに・より、アドレスバス２０４の内容によりブロッ
クＡ、Ｂのアクセス要求と介して、単一メモリブロック
に対するアクセス方式が自動決定されるとともに、ブロ
ックＡ、Ｂの指示アドレスが単一メモリブロックへのア
クセスアドレスに変換される。このように単一メモリブ
ロックの空間を何ら区切ることなく異なるアクセス方式
で共有することができる。
クＡ、Ｂのアクセス要求と介して、単一メモリブロック
に対するアクセス方式が自動決定されるとともに、ブロ
ックＡ、Ｂの指示アドレスが単一メモリブロックへのア
クセスアドレスに変換される。このように単一メモリブ
ロックの空間を何ら区切ることなく異なるアクセス方式
で共有することができる。
第３図はこの発明に係るメモリアクセス回路における単
一メモリブロックアクセス処理手順の一例を示すフロー
チャートである。なお、（１）〜（９）は各ステップを
示す。
一メモリブロックアクセス処理手順の一例を示すフロー
チャートである。なお、（１）〜（９）は各ステップを
示す。
先ず、アドレスバス２０４の内容を解析する（１）
この時、アドレスジェネレータ２０３は、ブロックＡ、
Ｂに対するアドレスを単一のメモリブロックに対するア
クセスアドレスに変換して（２） アドレスバス２０
８に出力する。
この時、アドレスジェネレータ２０３は、ブロックＡ、
Ｂに対するアドレスを単一のメモリブロックに対するア
クセスアドレスに変換して（２） アドレスバス２０
８に出力する。
これに並行して、ブロックＡ、Ｂ何れのメモリアクセス
かをデコーダ部２０１が判定し、セレクト信号２１２を
タイミング制御部２０２に出力する（３）。次いで、タ
イミング制御部２０２がブロックＡに対するアクセスか
どうかを判定しく４）ＹＥＳならばメモリブロックに対
するアクセス方式としてを、例えばリードモディファイ
ライトアクセスを指示しく５）、演算部２０６がデータ
バス２０５の内容とリードデータバス２１４との内容の
論理演算を実行する（６） この時、セレクタ２１５はセレクト信号２１２に基づい
てデータバス２０５またはデータバス２Ｑ７の何れかを
選択しく７）、単一のメモリブロックに対してアクセス
を行い（８）、指定した方式で単一のメモリブロックを
アクセスする。
かをデコーダ部２０１が判定し、セレクト信号２１２を
タイミング制御部２０２に出力する（３）。次いで、タ
イミング制御部２０２がブロックＡに対するアクセスか
どうかを判定しく４）ＹＥＳならばメモリブロックに対
するアクセス方式としてを、例えばリードモディファイ
ライトアクセスを指示しく５）、演算部２０６がデータ
バス２０５の内容とリードデータバス２１４との内容の
論理演算を実行する（６） この時、セレクタ２１５はセレクト信号２１２に基づい
てデータバス２０５またはデータバス２Ｑ７の何れかを
選択しく７）、単一のメモリブロックに対してアクセス
を行い（８）、指定した方式で単一のメモリブロックを
アクセスする。
一方、ステップ（４）の判断で、Ｎｏの場合は通常アク
セス（ワークメモリとして）を指示しく９）、ステップ
（７）に進む。
セス（ワークメモリとして）を指示しく９）、ステップ
（７）に進む。
なお、上記実施例では同一のメモリデバイスをブロック
Ａ、Ｂとして使用する際に、ワークメモリとビットマツ
プメモリとして機能させる場合について説明したが、割
り付けるメモリの機能は上記機能に限られることはなく
、単一のメモリデバイスを複数のアドレス空間で指定で
きるもので、かつ複数のアクセス方式を指定可能な構成
ならばその数およびアクセス種別は限定されることはな
（適宜設定すればよい。
Ａ、Ｂとして使用する際に、ワークメモリとビットマツ
プメモリとして機能させる場合について説明したが、割
り付けるメモリの機能は上記機能に限られることはなく
、単一のメモリデバイスを複数のアドレス空間で指定で
きるもので、かつ複数のアクセス方式を指定可能な構成
ならばその数およびアクセス種別は限定されることはな
（適宜設定すればよい。
［発明の効果］
以上説明したように、この発明はアドレスバスの内容を
解析して複数のアドレス空間を単一のメモリデバイスの
同一アドレス空間に変換するアドレス変換手段と、アド
レスバスの内容を解析して単一のメモリデバイスに対す
るアクセス方式を決定するアクセス決定手段とを設けた
ので、単一のメモリデバイスを複数のアドレス空間より
異なるアクセス方式で同時にアクセス可能となる。従っ
て、従来のようなアドレス比較処理のためのハードウェ
アを不要となり、ＣＰＵの処理能力を低下させることな
く、メモリアクセス処理を実行できる等の効果を奏する
。
解析して複数のアドレス空間を単一のメモリデバイスの
同一アドレス空間に変換するアドレス変換手段と、アド
レスバスの内容を解析して単一のメモリデバイスに対す
るアクセス方式を決定するアクセス決定手段とを設けた
ので、単一のメモリデバイスを複数のアドレス空間より
異なるアクセス方式で同時にアクセス可能となる。従っ
て、従来のようなアドレス比較処理のためのハードウェ
アを不要となり、ＣＰＵの処理能力を低下させることな
く、メモリアクセス処理を実行できる等の効果を奏する
。
第１図はこの発明の一実施例を示すメモリアクセス回路
の構成を説明するブロック図、第２図は、第１図に示し
たメモリアクセス回路におけるブロック割り付は概念を
示す概念図、第３図はこの発明に係るメモリアクセス回
路における単一メモリブロックアクセス処理手順の一例
を示すフロ−チャートである。 図中、２０１はデコーダ部、２０２はタイミング制御部
、２０３はアドレスジェネレータ、２０６は演算部、２
１５はセレクタである。 第２図 アドレスマップ
の構成を説明するブロック図、第２図は、第１図に示し
たメモリアクセス回路におけるブロック割り付は概念を
示す概念図、第３図はこの発明に係るメモリアクセス回
路における単一メモリブロックアクセス処理手順の一例
を示すフロ−チャートである。 図中、２０１はデコーダ部、２０２はタイミング制御部
、２０３はアドレスジェネレータ、２０６は演算部、２
１５はセレクタである。 第２図 アドレスマップ
Claims (1)
- 単一のメモリデバイスにアクセスを行うメモリアクセス
回路において、アドレスバスの内容を解析して複数のア
ドレス空間を前記単一のメモリデバイスの同一アドレス
空間に変換するアドレス変換手段と、前記アドレスバス
の内容を解析して前記単一のメモリデバイスに対するア
クセス方式を決定するアクセス決定手段とを具備したこ
とを特徴とするメモリアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11679890A JPH0414153A (ja) | 1990-05-08 | 1990-05-08 | メモリアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11679890A JPH0414153A (ja) | 1990-05-08 | 1990-05-08 | メモリアクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0414153A true JPH0414153A (ja) | 1992-01-20 |
Family
ID=14695936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11679890A Pending JPH0414153A (ja) | 1990-05-08 | 1990-05-08 | メモリアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0414153A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5536955A (en) * | 1993-03-29 | 1996-07-16 | Toppan Electronics (Usa) Inc. | Electronic devices for use in generating integrated circuit structures and method therefor |
-
1990
- 1990-05-08 JP JP11679890A patent/JPH0414153A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5536955A (en) * | 1993-03-29 | 1996-07-16 | Toppan Electronics (Usa) Inc. | Electronic devices for use in generating integrated circuit structures and method therefor |
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