JPH04141848A - Vtrインデックスコード書込みシステム - Google Patents
Vtrインデックスコード書込みシステムInfo
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- JPH04141848A JPH04141848A JP2264381A JP26438190A JPH04141848A JP H04141848 A JPH04141848 A JP H04141848A JP 2264381 A JP2264381 A JP 2264381A JP 26438190 A JP26438190 A JP 26438190A JP H04141848 A JPH04141848 A JP H04141848A
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- signal
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- 238000001514 detection method Methods 0.000 claims description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 230000000994 depressogenic effect Effects 0.000 abstract 2
- 230000000881 depressing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000001454 recorded image Methods 0.000 description 1
Landscapes
- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はVTRインデックスコード書込みシステムに間
する。
する。
VTRのインデックスコードとは、録画信号の頭出し用
の信号のことであり、この信号は、再生時にVTRの駆
動モータ制御の基準となるコントロール信号を利用して
いる。
の信号のことであり、この信号は、再生時にVTRの駆
動モータ制御の基準となるコントロール信号を利用して
いる。
なお、再生時にテープより読込むコントロール信号を再
生コントロール信号と呼び、この信号の立上りエツジを
モータ制御の基準としている。
生コントロール信号と呼び、この信号の立上りエツジを
モータ制御の基準としている。
最近、VHS方式のVTRシステムでは、上記のコント
ロール信号を使って、新方式の頭出し機能であるVIS
S(VHSインデックスサーチシステム)を加えた。
ロール信号を使って、新方式の頭出し機能であるVIS
S(VHSインデックスサーチシステム)を加えた。
このVISSの機能は、二つのコントロール信号のデユ
ーティ比、すなわち、60:40および27.5ニア2
.5を設定し、前者を信号の論理値″0″に、後者を信
号の論理値″1″に対応させ、これらの“0“、1″を
組合せることにより、インデックスコードを形成するも
のである。
ーティ比、すなわち、60:40および27.5ニア2
.5を設定し、前者を信号の論理値″0″に、後者を信
号の論理値″1″に対応させ、これらの“0“、1″を
組合せることにより、インデックスコードを形成するも
のである。
したがって、頭出ししたい位置で、インデックスコード
を書込むと、再生時には瞬時にインデックスコードを捜
し、頭出しができるというものである。また、読出しは
勿論、書込みも再生中に行なわれるものが主流である。
を書込むと、再生時には瞬時にインデックスコードを捜
し、頭出しができるというものである。また、読出しは
勿論、書込みも再生中に行なわれるものが主流である。
従来のVTRインデックスコード書込みシステムの一例
を第5図に示す。
を第5図に示す。
第5図において、従来のVTRインデックスコード書込
みシステム3は、フロントパネル1よりキー人力したV
TRの動作モード信号を、シリアルディジタル信号に変
換するシステムコントローラ2からコントロール信号を
入力され、そのコントロール信号を受けとるインストラ
クションレジスタ4と、インストラクションレジスタ4
の出力信号を各構成ブロックに指示する個別のモード信
号に変換するインストラクションデコーダ5と、インス
トラクションデコーダ5の出力信号を受け、インデック
スコード信号を生成するインデックスコード生成部7と
、インデックスコード信号を受け、これを書込むタイミ
ングを生成するコントロール信号書込みタイミング生成
部8と、タイミング信号を受け、インデックスコードを
書込むパルス信号をコントロールへラド11に出力する
コントロール信号生成部9と、テープ上に書込まれてい
る再生コントロール信号を受け、ロジックパルスに変換
する再生コントロールロジック信号生成部10とから構
成されていた。
みシステム3は、フロントパネル1よりキー人力したV
TRの動作モード信号を、シリアルディジタル信号に変
換するシステムコントローラ2からコントロール信号を
入力され、そのコントロール信号を受けとるインストラ
クションレジスタ4と、インストラクションレジスタ4
の出力信号を各構成ブロックに指示する個別のモード信
号に変換するインストラクションデコーダ5と、インス
トラクションデコーダ5の出力信号を受け、インデック
スコード信号を生成するインデックスコード生成部7と
、インデックスコード信号を受け、これを書込むタイミ
ングを生成するコントロール信号書込みタイミング生成
部8と、タイミング信号を受け、インデックスコードを
書込むパルス信号をコントロールへラド11に出力する
コントロール信号生成部9と、テープ上に書込まれてい
る再生コントロール信号を受け、ロジックパルスに変換
する再生コントロールロジック信号生成部10とから構
成されていた。
次に、従来のVTRインデックスコード書込みシステム
の動作について説明する。
の動作について説明する。
まず、VTRのフロントパネル1からインデックスコー
ド書込み指示のスイッチが押されると、VTRの他の動
作モードの場合と同様に、システムコントローラ2でシ
リアルディジタル信号に変換される。
ド書込み指示のスイッチが押されると、VTRの他の動
作モードの場合と同様に、システムコントローラ2でシ
リアルディジタル信号に変換される。
次に、インデックスコード書込み指示のシリアルディジ
タル信号は、VTRインデックスコード書込みシステム
3のインストラクションレジスタ4に入力される。
タル信号は、VTRインデックスコード書込みシステム
3のインストラクションレジスタ4に入力される。
インストラクションレジスタ4の出力信号は、インスト
ラクションデコーダ5で各ブロックに対する個別動作モ
ード信号に変換され、それぞれの機能ブロックへ出力さ
れる。
ラクションデコーダ5で各ブロックに対する個別動作モ
ード信号に変換され、それぞれの機能ブロックへ出力さ
れる。
インストラクションデコーダ5の出力であるインデック
スコード書込みモード信号は、インデックスコード生成
部に入力され、インデックスコードが生成されるに こで、生成される頭出し用インデックスコードは、前述
のVISSの場合、データの先頭である基準の“0″と
データの終りの“0″″との間に61±3個の″1″を
書込んだコードデータである。
スコード書込みモード信号は、インデックスコード生成
部に入力され、インデックスコードが生成されるに こで、生成される頭出し用インデックスコードは、前述
のVISSの場合、データの先頭である基準の“0″と
データの終りの“0″″との間に61±3個の″1″を
書込んだコードデータである。
二のコードデータをコントロール信号書込みタイミング
生成部8で生成されるタイミングにしたがって、コント
ロール信号生感部9およびコントロールへラド11によ
りテープ上に書込むものである。
生成部8で生成されるタイミングにしたがって、コント
ロール信号生感部9およびコントロールへラド11によ
りテープ上に書込むものである。
ここで、本システムの技術的課題は、録画済の画像に対
してすでに書込まれている制御用のコントロール信号の
立上がりエツジを乱すことなく、インデックスコード用
のコントロール信号を書込むことである。
してすでに書込まれている制御用のコントロール信号の
立上がりエツジを乱すことなく、インデックスコード用
のコントロール信号を書込むことである。
また、すでに書込まれている制御用のコントロール信号
の立上がりエツジを乱すことがなくても、新たに書込む
際に、別の位置に立上がりエツジと誤判定の恐れがある
パルスを書込んではならないという制約もあり、インデ
ックスコードの書込むタイミングは極めて微妙なものと
いえる。
の立上がりエツジを乱すことがなくても、新たに書込む
際に、別の位置に立上がりエツジと誤判定の恐れがある
パルスを書込んではならないという制約もあり、インデ
ックスコードの書込むタイミングは極めて微妙なものと
いえる。
したがって、従来のVTRインデックスコード書込みシ
ステムでは、インデックスコードの書込みを実施する場
合、必ず1倍速であるノーマルモードで行なうものとし
、その他の倍速モードでは書込み指示を受けつけないよ
うになっていた。
ステムでは、インデックスコードの書込みを実施する場
合、必ず1倍速であるノーマルモードで行なうものとし
、その他の倍速モードでは書込み指示を受けつけないよ
うになっていた。
上述した従来のVTRインデックスコード書込みシステ
ムでは、インデックスコードの書込みを実施する場合、
必ず1倍速であるノーマルモードで行なう必要があると
いう欠点があった。
ムでは、インデックスコードの書込みを実施する場合、
必ず1倍速であるノーマルモードで行なう必要があると
いう欠点があった。
したがって、倍速以上のスピードサーチ再生中にインデ
ックスコードの書込みを実施しようとする場合は、−々
、V−T Rの再生モードをノーマルモードに切替える
操作が必要であるという欠点があった。
ックスコードの書込みを実施しようとする場合は、−々
、V−T Rの再生モードをノーマルモードに切替える
操作が必要であるという欠点があった。
本発明のVTRインデックスコード書込みシステムは、
予め定められた符号で構成される動作モード信号により
VTRの動作モードの選択を制御する動作モード制御回
路と、録画信号の頭出し用の信号であるインデックスコ
ードの書込みを指示するインデックスコード書込み信号
発生回路とを有し、 前記インデックスコードを書込むVTRインデックスコ
ード書込みシステムにおいて、前記動作モード信号を受
けたとき、予め定めたテープの巻戻し量を設定する巻戻
し量設定回路と、 前記巻戻し量の設定値を記憶する記憶手段と、前記巻戻
し量の設定値と前記VTRが前記インデックスコードの
書込み信号による巻戻し開始後の巻戻し量と比較する比
較回路と、 前記インデックスコードの書込み信号により前記インデ
ックスコードの書込みを制御するインデックスコード書
込み制御回路を有するものである。
予め定められた符号で構成される動作モード信号により
VTRの動作モードの選択を制御する動作モード制御回
路と、録画信号の頭出し用の信号であるインデックスコ
ードの書込みを指示するインデックスコード書込み信号
発生回路とを有し、 前記インデックスコードを書込むVTRインデックスコ
ード書込みシステムにおいて、前記動作モード信号を受
けたとき、予め定めたテープの巻戻し量を設定する巻戻
し量設定回路と、 前記巻戻し量の設定値を記憶する記憶手段と、前記巻戻
し量の設定値と前記VTRが前記インデックスコードの
書込み信号による巻戻し開始後の巻戻し量と比較する比
較回路と、 前記インデックスコードの書込み信号により前記インデ
ックスコードの書込みを制御するインデックスコード書
込み制御回路を有するものである。
次に、本発明について図面を参照して説明する。
第1図は、本発明の第一の実施例を示すブロック図であ
る。
る。
第1図において、本発明のVTRインデックスコード書
込みシステム3は、フロントパネル1よりキー人力した
VTRの動作モード信号を、シリアルディジタル信号に
変換するシステムコントローラ2からコントロール信号
を入力される従来の技術で示したものと同様の、インス
トラクションレジスタ4と、インストラクションデコー
ダ5と、インデックスコード生成部7と、コントロール
信号書込みタイミング生成部8と、コントロール信号生
成部9と、再生コントロールロジック信号出力部10と
、コントロールへラド11とに加えて、スピードサーチ
モード時においてもインストラクションデコーダ5の出
力であるインデックスコード書込みモード信号を受けつ
け、任意の位置にインデックスコードを書込むよう制御
するインデックスコード書込みコントローラ6とから構
成されている。
込みシステム3は、フロントパネル1よりキー人力した
VTRの動作モード信号を、シリアルディジタル信号に
変換するシステムコントローラ2からコントロール信号
を入力される従来の技術で示したものと同様の、インス
トラクションレジスタ4と、インストラクションデコー
ダ5と、インデックスコード生成部7と、コントロール
信号書込みタイミング生成部8と、コントロール信号生
成部9と、再生コントロールロジック信号出力部10と
、コントロールへラド11とに加えて、スピードサーチ
モード時においてもインストラクションデコーダ5の出
力であるインデックスコード書込みモード信号を受けつ
け、任意の位置にインデックスコードを書込むよう制御
するインデックスコード書込みコントローラ6とから構
成されている。
次に、本実施例の動作について説明する。
まず、インデックスコード書込みの一般的な動作は、前
述の従来の技術の例で示したものと共通部分であり、説
明が重複するのでここでは省略する。
述の従来の技術の例で示したものと共通部分であり、説
明が重複するのでここでは省略する。
次に、本実施例のVTRインデックスコード書込みシス
テムの機能を理解する一助として、第2図に示すフロー
チャートにより説明する。
テムの機能を理解する一助として、第2図に示すフロー
チャートにより説明する。
まず、録画済みテープをたとえば、高速再生Aモードの
スピードサーチで飛ばし見学にある任意の場面でインデ
ックスコードを書込もうとする場合を考える(ステップ
R1)。
スピードサーチで飛ばし見学にある任意の場面でインデ
ックスコードを書込もうとする場合を考える(ステップ
R1)。
その場面でフロントパネル1のインデックスコードの書
込みスイッチを押すくステップR2)。
込みスイッチを押すくステップR2)。
インデックスコードの書込みスイッチを押すと、インデ
ックスコード書込みコントローラ6で、そのときの高速
再生Aモードに合わせて、まず、任意の長さ分のテープ
の巻戻し、すなわち、逆再生を行なう(ステップR3)
。
ックスコード書込みコントローラ6で、そのときの高速
再生Aモードに合わせて、まず、任意の長さ分のテープ
の巻戻し、すなわち、逆再生を行なう(ステップR3)
。
次に、ノーマル再生で、もう−度同一場面を再生しくス
テップR4)、インデックスコードを書込もうとした位
置に戻ったところで、再度書込みスイッチを押す(ステ
ップR5)。
テップR4)、インデックスコードを書込もうとした位
置に戻ったところで、再度書込みスイッチを押す(ステ
ップR5)。
ここで、本システムは、自動的に最適のタイミングでイ
ンデックスコードを書込む(ステップR6)。
ンデックスコードを書込む(ステップR6)。
インデックスコードの書込みが終了すると、元の高速再
生Aモードのスピードサーチへ自動的に移行する(ステ
ップR7)。
生Aモードのスピードサーチへ自動的に移行する(ステ
ップR7)。
以上のように、操作者は、単に2回インデックスコード
の書込みスイッチを押すだけで、任意のスピードサーチ
モードにおいても、インデックスコードを書込むことが
可能である。
の書込みスイッチを押すだけで、任意のスピードサーチ
モードにおいても、インデックスコードを書込むことが
可能である。
以上の機能を制御するインデックスコード書込みコント
ローラ6の構成の一例を第3図に示す。
ローラ6の構成の一例を第3図に示す。
第3図において、本実施例のインデックスコード書込み
コントローラ6は、再生コントロールロジック信号生成
部10からの再生コントロールロジック信号を受けて、
現時点のスピードサーチをモニタするテープスピード検
出回路61と、デコーダ62と、2つのプリセット値発
生回路63.64と、2つのプリセット付カウンタ回路
6567と、2つのゼロ検出回路66.68と、モード
指令回路6つとを有している。
コントローラ6は、再生コントロールロジック信号生成
部10からの再生コントロールロジック信号を受けて、
現時点のスピードサーチをモニタするテープスピード検
出回路61と、デコーダ62と、2つのプリセット値発
生回路63.64と、2つのプリセット付カウンタ回路
6567と、2つのゼロ検出回路66.68と、モード
指令回路6つとを有している。
次に、インデックスコード書込みコントローラ6の動作
について説明する。
について説明する。
まず、コントロールへラド11からテープ上に書込まれ
ている再生コントロール信号を受け、ロジックパルスに
変換する再生コントロールロジック信号生成部10から
の再生コントロールロジック信号を受けて、テープスピ
ード検出回路61が現時点のスピードサーチをモニタす
る。
ている再生コントロール信号を受け、ロジックパルスに
変換する再生コントロールロジック信号生成部10から
の再生コントロールロジック信号を受けて、テープスピ
ード検出回路61が現時点のスピードサーチをモニタす
る。
インストラクションデコーダ5がらの動作モード信号を
受けると、そのスピードサーチに合わせて、デコーダ6
2およびプリセット値発生回路63がプリセット付カウ
ンタ回路65に、また、プリセット値発生回路64がプ
リセット付カウンタ回N67にそれぞれ巻戻し時間の設
定を行ない、インデックスコード書込みモード信号が入
力されまで待機している。
受けると、そのスピードサーチに合わせて、デコーダ6
2およびプリセット値発生回路63がプリセット付カウ
ンタ回路65に、また、プリセット値発生回路64がプ
リセット付カウンタ回N67にそれぞれ巻戻し時間の設
定を行ない、インデックスコード書込みモード信号が入
力されまで待機している。
インデックスコード書込みスイッチが押されると、イン
デックスコード書込みモード信号がインストラクション
デコーダ5がら入力され、プリセット付カウンタ回路6
5に設定した巻戻し時間の分だけテープを逆再生する。
デックスコード書込みモード信号がインストラクション
デコーダ5がら入力され、プリセット付カウンタ回路6
5に設定した巻戻し時間の分だけテープを逆再生する。
この検出は、プリセット付カウンタ回路65の設定値に
対し、カウント値がゼロになるときをゼロ検出回路66
にて行なう。
対し、カウント値がゼロになるときをゼロ検出回路66
にて行なう。
設定時間分だけ巻戻されると、ノーマル再生に切替わり
、再び、インデックスコード書込みスイッチが押される
のを待つ。
、再び、インデックスコード書込みスイッチが押される
のを待つ。
インデックスコード書込みスイッチが押され、インデッ
クスコード書込みモード信号が入力されると、モード指
令回路6つからインデックスコート書込み信号がインデ
ックスコード生成部7に入力されて、インデックスコー
ドが生成され、コントロール信号書込みタイミング生成
部8の出力するタイミングにしたがってテープに書込ま
れる。
クスコード書込みモード信号が入力されると、モード指
令回路6つからインデックスコート書込み信号がインデ
ックスコード生成部7に入力されて、インデックスコー
ドが生成され、コントロール信号書込みタイミング生成
部8の出力するタイミングにしたがってテープに書込ま
れる。
ここで、インデックスコード生成部7におけるインデッ
クスコードの生成が終了すると、終了信号がインデック
スコード書込みコントローラ6のモード指令回?@6つ
に入力され、元のスピードサーチ状態に復帰する。
クスコードの生成が終了すると、終了信号がインデック
スコード書込みコントローラ6のモード指令回?@6つ
に入力され、元のスピードサーチ状態に復帰する。
また、−回目のインデックスコード書込みスイッチが押
され、ノーマル再生をしながら二回目のスイッチが押さ
れるのを待機中にスイッチが押されない場合は、プリセ
ット付カウンタ回11867のカウント値がゼロになっ
たことを受けて、ゼロ検出回路68からゼロ検出信号が
出力され、−回目のスイッチが押された位置よりも若干
進んだ位置で元のスピードに復帰する。
され、ノーマル再生をしながら二回目のスイッチが押さ
れるのを待機中にスイッチが押されない場合は、プリセ
ット付カウンタ回11867のカウント値がゼロになっ
たことを受けて、ゼロ検出回路68からゼロ検出信号が
出力され、−回目のスイッチが押された位置よりも若干
進んだ位置で元のスピードに復帰する。
さらに、通常のノーマル再生時のインデックスコード書
込みの場合は、従来と同様である。
込みの場合は、従来と同様である。
次に、本発明の第二の実施例について説明する。
第一の実施例との相違点は、インデックスコード書込み
コントローラ6の構成である。
コントローラ6の構成である。
第4図は、本発明の第二の実施例を示すインデックスコ
ード書込みコントローラ6のブロック図である。
ード書込みコントローラ6のブロック図である。
第4図において、本実施例のインデックスコード書込み
コントローラ6は、第一の実施例と同様のモード指令回
路69と、アップダウンカウンタ回路71と、記憶回路
72と、比較回路73とを有している。
コントローラ6は、第一の実施例と同様のモード指令回
路69と、アップダウンカウンタ回路71と、記憶回路
72と、比較回路73とを有している。
第一の実施例では、スピードサーチ時にインデックスコ
ード書込みスイッチが押されると、そのスピードサーチ
のスピードで一旦巻戻され、次に、ノーマル再生を行な
い、再びインデックスコード書込みスイッチが押される
のを待つというものであった。
ード書込みスイッチが押されると、そのスピードサーチ
のスピードで一旦巻戻され、次に、ノーマル再生を行な
い、再びインデックスコード書込みスイッチが押される
のを待つというものであった。
本実施例では、スピードサーチ時にインテ・ンクスコー
ド書込みスイッチが押されると、そのときのテープカウ
ント値を記憶しておき、そのテープカウント値まで、−
旦テープを戻して、ノーマル再生およびインデックスコ
ード書込みを自動的に実行するというものである。
ド書込みスイッチが押されると、そのときのテープカウ
ント値を記憶しておき、そのテープカウント値まで、−
旦テープを戻して、ノーマル再生およびインデックスコ
ード書込みを自動的に実行するというものである。
次に、本実施例の動作について説明する。
まず、アップダウンカウンタ回路71は、インストラク
ションデコーダ5からの動作モード信号ヲ受け、再生コ
ントロールロジック信号生成部10からの再生コントロ
ールロジック信号をクロ・ンクとしてカウントする。こ
の場合、テープ走行方向がフォワードのときはアップカ
ウント、リバースのときは、ダウンカウントするように
動作する。
ションデコーダ5からの動作モード信号ヲ受け、再生コ
ントロールロジック信号生成部10からの再生コントロ
ールロジック信号をクロ・ンクとしてカウントする。こ
の場合、テープ走行方向がフォワードのときはアップカ
ウント、リバースのときは、ダウンカウントするように
動作する。
また、アップダウンカウンタ回路71のカウント値は、
常に、記憶回路72に入力される。
常に、記憶回路72に入力される。
そして、ノーマル再生以外のモードのときに、インデッ
クスコード書込み信号が入力されると、そのときのカウ
ント値が記憶回路72により保持される。
クスコード書込み信号が入力されると、そのときのカウ
ント値が記憶回路72により保持される。
テープはモード指令回路69からの動作モード信号によ
り一旦リバース方向に巻戻される6次にテープはアップ
ダウンカウンタ回路71のカウント値と記憶回路72に
保持されているカウント値と一致するまでフォワード方
向に進み、両者が一致すると比較回路73より一致信号
をモード指令回路6つに出力する。
り一旦リバース方向に巻戻される6次にテープはアップ
ダウンカウンタ回路71のカウント値と記憶回路72に
保持されているカウント値と一致するまでフォワード方
向に進み、両者が一致すると比較回路73より一致信号
をモード指令回路6つに出力する。
モード指令回路69は、一致信号を受けると、ノーマル
再生モードの指令信号、およびインデックスコード書込
み信号をそれぞれ出力してテープにインデックスコード
を書込む。
再生モードの指令信号、およびインデックスコード書込
み信号をそれぞれ出力してテープにインデックスコード
を書込む。
以上、本発明の詳細な説明したが、本発明は上記実施例
に限られることなく種々の変形が可能である。
に限られることなく種々の変形が可能である。
以上説明したように本発明は、VTRインデックスコー
ド書込みシステムにおいて、単純な操作により任意のス
ピードサーチモードにおいても、ノーマル再生モードに
切替えるという煩雑な操作をすることなくインデックス
コードの書込みが実行できるという効果がある。
ド書込みシステムにおいて、単純な操作により任意のス
ピードサーチモードにおいても、ノーマル再生モードに
切替えるという煩雑な操作をすることなくインデックス
コードの書込みが実行できるという効果がある。
したがって、高機能でしかも容易に操作できるVTRを
提供できるという効果がある。
提供できるという効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例を示すブロック図、第2図は
第1図で示した回路の機能を説明するためのフローチャ
ート、第3図は本発明の第一の実施例のインデックスコ
ード書込みコントローラを示すブロック図、第4図は本
発明の第二の実施例のインデックスコード書込みコント
ローラを示すブロック図、第5図は従来のVTRインデ
ックスコード書込みシステムの一例を示すブロック図で
ある。 1・・・フロントパネル、2・・・システムコントロー
ラ、3・・・VTRインデックスコード書込みシステム
、4・・・インストラクションレジスタ、5・・・イン
ストラクションデコーダ、6・・・インデックスコード
書込みコントローラ、7・・・インデックスコード生成
部、8・・・コントロール信号書込みタイミング生成部
、9・・・コントロール信号生成部、10・・・再生コ
ントロールロジック信号出力部、11・・・コントロー
ルヘッド、61・・・テープスピード検出回路、62・
・・デコーダ、63.64・・・アリセット値発生回路
、65.67・・・プリセット付カウンタ回路、66.
68・・・ゼロ検出回路、69・・・モード指令回路、
71・・・アップダウンカウンタ回路、72・・・記憶
回路、73・・・比較回路。
第1図で示した回路の機能を説明するためのフローチャ
ート、第3図は本発明の第一の実施例のインデックスコ
ード書込みコントローラを示すブロック図、第4図は本
発明の第二の実施例のインデックスコード書込みコント
ローラを示すブロック図、第5図は従来のVTRインデ
ックスコード書込みシステムの一例を示すブロック図で
ある。 1・・・フロントパネル、2・・・システムコントロー
ラ、3・・・VTRインデックスコード書込みシステム
、4・・・インストラクションレジスタ、5・・・イン
ストラクションデコーダ、6・・・インデックスコード
書込みコントローラ、7・・・インデックスコード生成
部、8・・・コントロール信号書込みタイミング生成部
、9・・・コントロール信号生成部、10・・・再生コ
ントロールロジック信号出力部、11・・・コントロー
ルヘッド、61・・・テープスピード検出回路、62・
・・デコーダ、63.64・・・アリセット値発生回路
、65.67・・・プリセット付カウンタ回路、66.
68・・・ゼロ検出回路、69・・・モード指令回路、
71・・・アップダウンカウンタ回路、72・・・記憶
回路、73・・・比較回路。
Claims (1)
- 【特許請求の範囲】 1、予め定められた符号で構成される動作モード信号に
よりVTRの動作モードの選択を制御する動作モード制
御回路と、録画信号の頭出し用の信号であるインデック
スコードの書込みを指示するインデックスコード書込み
信号発生回路とを有し、 前記インデックスコードを書込むVTRインデックスコ
ード書込みシステムにおいて、 前記動作モード信号を受けたとき、予め定めたテープの
巻戻し量を設定する巻戻し量設定回路と、 前記巻戻し量の設定値を記憶する記憶手段と、前記巻戻
し量の設定値と前記VTRが前記インデックスコードの
書込み信号による巻戻し開始後の巻戻し量と比較する比
較回路と、前記インデックスコードの書込み信号により
前記インデックスコードの書込みを制御するインデック
スコード書込み制御回路を有することを特徴とするVT
Rインデックスコード書込みシステム。 2、前記巻戻し量設定回路はテープ速度を検出するテー
プ速度検出回路と、 前記テープ速度に応じて予め定めた前記テープの巻戻し
量を設定する巻戻し量設定回路を有することを特徴とす
る請求項1記載のVTRインデックスコード書込みシス
テム。 3、前記巻戻し量設定回路は前記テープから読みだした
再生コントロール信号から生成したパルス列を計数して
前記テープの位置カウント値を出力するするアップダウ
ンカウンタ回路と、前記動作モード信号により前記テー
プの位置カウント値を記憶する記憶回路と、前記記憶回
路に記憶したカウント値と前記位置カウント値とを比較
する比較回路とを有することを特徴とする請求項1記載
のVTRインデックスコード書込みシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264381A JPH04141848A (ja) | 1990-10-01 | 1990-10-01 | Vtrインデックスコード書込みシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264381A JPH04141848A (ja) | 1990-10-01 | 1990-10-01 | Vtrインデックスコード書込みシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04141848A true JPH04141848A (ja) | 1992-05-15 |
Family
ID=17402365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264381A Pending JPH04141848A (ja) | 1990-10-01 | 1990-10-01 | Vtrインデックスコード書込みシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04141848A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6894350B2 (en) | 2003-07-25 | 2005-05-17 | Ricoh Company, Ltd. | LDMOS transistor capable of attaining high withstand voltage with low on-resistance and having a structure suitable for incorporation with other MOS transistors |
-
1990
- 1990-10-01 JP JP2264381A patent/JPH04141848A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6894350B2 (en) | 2003-07-25 | 2005-05-17 | Ricoh Company, Ltd. | LDMOS transistor capable of attaining high withstand voltage with low on-resistance and having a structure suitable for incorporation with other MOS transistors |
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