JPH04141893A - 半導体メモリの読出し動作制御方法 - Google Patents
半導体メモリの読出し動作制御方法Info
- Publication number
- JPH04141893A JPH04141893A JP2263441A JP26344190A JPH04141893A JP H04141893 A JPH04141893 A JP H04141893A JP 2263441 A JP2263441 A JP 2263441A JP 26344190 A JP26344190 A JP 26344190A JP H04141893 A JPH04141893 A JP H04141893A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- line
- read
- control
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000000034 method Methods 0.000 title description 8
- 239000003990 capacitor Substances 0.000 claims abstract description 23
- 230000015654 memory Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 229910002651 NO3 Inorganic materials 0.000 description 1
- NHNBFGGVMKEFGY-UHFFFAOYSA-N Nitrate Chemical compound [O-][N+]([O-])=O NHNBFGGVMKEFGY-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
- G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
- G11C14/0072—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a ferroelectric element
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は超集積回路として製造される半導体メモリ、特
に絶縁ゲート型電界効果半導体メモリの読出し動作制御
方法に関するものである。
に絶縁ゲート型電界効果半導体メモリの読出し動作制御
方法に関するものである。
（従来の技術）
現在、揮発性メモリとしてＤＲＡＭおよびＳＲＡＭがあ
り、不揮発性メモリとしてＥＥＰＲＯＭおよびＦＬＡＳ
ＨＥＥＰＲＯＭ等がある。
り、不揮発性メモリとしてＥＥＰＲＯＭおよびＦＬＡＳ
ＨＥＥＰＲＯＭ等がある。
ＤＲＡＭおよびＳＲＡＭ等の揮発性メモリは高速で書込
み、読出しができるが、ＤＲＡＭではリフレッシュ・サ
イクルを必要とし、またスタンドバイ電流が多い等の欠
点がある。
み、読出しができるが、ＤＲＡＭではリフレッシュ・サ
イクルを必要とし、またスタンドバイ電流が多い等の欠
点がある。
これを補完するのがＳＲＡＭであり、ＤＲＡＭより高速
の読出しができて低消費電力であるという利点を有する
が、集積度が悪い等の欠点を有する。
の読出しができて低消費電力であるという利点を有する
が、集積度が悪い等の欠点を有する。
また、両ＲＡＭ共にスタンドバイ時のバッテリーバック
アップが必要であり、瞬時の停電等の場合にデータが消
滅し、さらに高低温雰囲気でのバッテリーバックアップ
は電源消耗が激しく多くの問題をかかえている。
アップが必要であり、瞬時の停電等の場合にデータが消
滅し、さらに高低温雰囲気でのバッテリーバックアップ
は電源消耗が激しく多くの問題をかかえている。
そこで、これらの欠点を補完するデバイスとしてＥＥＰ
ＲＯＭ等の不揮発性メモリがある。しかし、この素子は
書込み、消去が読出し時間内にできず、したがってＣＰ
Ｕから直接書込み、消去が困難でデバイス応用上、使用
範囲が制限されている。
ＲＯＭ等の不揮発性メモリがある。しかし、この素子は
書込み、消去が読出し時間内にできず、したがってＣＰ
Ｕから直接書込み、消去が困難でデバイス応用上、使用
範囲が制限されている。
このため、米国ラムトロン社は、１９８８年ｌ５ＳＣＣ
（ｉｎｔｅｒｎａｔｌｏｎａｌ ５ｏｌｉｄ ５ｔ
ａｔｅ ｃｉｒｃｕｉｔｃｏｎｆｅｒｅｎｃｅ）で第１
図に示すメモリ素子を発表した。
（ｉｎｔｅｒｎａｔｌｏｎａｌ ５ｏｌｉｄ ５ｔ
ａｔｅ ｃｉｒｃｕｉｔｃｏｎｆｅｒｅｎｃｅ）で第１
図に示すメモリ素子を発表した。
この強誘電体メモリセルはトランジスタ９゜１０、 Ｉ
Ｉ、 １２からなる２個のインバータ回路の互いの出力
端Ａ、Ｂが一方のインバータ回路の入力に接続され、ま
た出力端Ａ、Ｂはワード線５によって制御されたトラン
スファトランジスタ７．８を介してビット線６、ビット
線６°に結線された通常のＳＲＡＭセルの構成を有し、
さらに出力端Ａ、Ｂはコントロール１Ｊｉ１３によって
制御されたコントロールトランジスタ４，４°を介して
強誘電体コンデンサ２，２゛の一方の電極に、他の電極
はドライブ線１と結線して、２個のトランジスタ４，４
゛と、２個の強誘電体コンデンサ２，２゛の付加により
、データを不揮発性的に記憶させることを提案している
。
Ｉ、 １２からなる２個のインバータ回路の互いの出力
端Ａ、Ｂが一方のインバータ回路の入力に接続され、ま
た出力端Ａ、Ｂはワード線５によって制御されたトラン
スファトランジスタ７．８を介してビット線６、ビット
線６°に結線された通常のＳＲＡＭセルの構成を有し、
さらに出力端Ａ、Ｂはコントロール１Ｊｉ１３によって
制御されたコントロールトランジスタ４，４°を介して
強誘電体コンデンサ２，２゛の一方の電極に、他の電極
はドライブ線１と結線して、２個のトランジスタ４，４
゛と、２個の強誘電体コンデンサ２，２゛の付加により
、データを不揮発性的に記憶させることを提案している
。
しかしながら上記強誘電体は、第２図に示すように電圧
に対する電荷量がヒステリシス曲線を有している。即ち
、電圧を上げると急激な電荷量の増加が見られ、ある電
圧を越えると一定の増加量にとどまる。この電圧をＯ■
に戻しても電荷量は元の状態に戻らず一定の残存電荷を
保持する。
に対する電荷量がヒステリシス曲線を有している。即ち
、電圧を上げると急激な電荷量の増加が見られ、ある電
圧を越えると一定の増加量にとどまる。この電圧をＯ■
に戻しても電荷量は元の状態に戻らず一定の残存電荷を
保持する。
そして、更に電圧を下げると急激に電荷量が減少し、負
の電荷量が増加する。また電圧を元に戻す（０■）と、
一定の負の電荷量を保持する特性を有する。
の電荷量が増加する。また電圧を元に戻す（０■）と、
一定の負の電荷量を保持する特性を有する。
現状では、この薄膜Ｐ Ｚ Ｔ （Ｌｅａｄ Ｚｉｒｃ
ｏｎａｔｅＴｉｔａｎａｔｅ）は、その膜形成をスパッ
タリング等で行う方法が採用されているが、配向性の問
題を有し、ヒステリシスの劣化現象を生じるという欠点
がある。
ｏｎａｔｅＴｉｔａｎａｔｅ）は、その膜形成をスパッ
タリング等で行う方法が採用されているが、配向性の問
題を有し、ヒステリシスの劣化現象を生じるという欠点
がある。
そこで、米国ラムトロン社ではコントロールゲート３を
有するトランジスタ４，４゛を付加することによって電
源投入時に強誘電体コンデンサより読出すことを提案し
ている。
有するトランジスタ４，４゛を付加することによって電
源投入時に強誘電体コンデンサより読出すことを提案し
ている。
第３図は電源が投入され、電源電圧Ｖｃｃ（図中符号１
３）がＬｏｗ （ＧＮＤ）から旧ｇｈ（Ｖｃｃ）に変化
するとき、強誘電体メモリからの読出しタイミングにつ
いてコントロール線３とドライブ線ｌのタイミングチャ
ートを示したものである。
３）がＬｏｗ （ＧＮＤ）から旧ｇｈ（Ｖｃｃ）に変化
するとき、強誘電体メモリからの読出しタイミングにつ
いてコントロール線３とドライブ線ｌのタイミングチャ
ートを示したものである。
電源投入後ＶｃｃがＬｏｗ （ＧＮＤＩよりＨｉｇｈに
過渡的に変化するとき、強誘電体コンデンサ２゜２°の
データｒｏ」、ｒｌＪを読出す場合、ノードＡ、ＢをＬ
ｏｗ（ＧＮ旧レベルにし、その後コントロール信号を
Ｌｏｗ （ＧＮＤＩよりＩＩ ｉ ｇ ｈ（Ｖ ｃｃ）
にしてコントロールトランジスタ４゜４°を状態にする
。さらにドライブ線１に連結されている電極の反対の電
圧をＬｏｗ （ＧＮＤＩレベルにして、コントロール信
号３カ月１ｉｇｈのときドライブ線１をＬｏｗ （ＧＮ
旧から旧ｇｈにする。このため強誘電体２゛にＱ（＋）
の電荷が増加することになり、ノードＢに１が読出され
ることになる。
過渡的に変化するとき、強誘電体コンデンサ２゜２°の
データｒｏ」、ｒｌＪを読出す場合、ノードＡ、ＢをＬ
ｏｗ（ＧＮ旧レベルにし、その後コントロール信号を
Ｌｏｗ （ＧＮＤＩよりＩＩ ｉ ｇ ｈ（Ｖ ｃｃ）
にしてコントロールトランジスタ４゜４°を状態にする
。さらにドライブ線１に連結されている電極の反対の電
圧をＬｏｗ （ＧＮＤＩレベルにして、コントロール信
号３カ月１ｉｇｈのときドライブ線１をＬｏｗ （ＧＮ
旧から旧ｇｈにする。このため強誘電体２゛にＱ（＋）
の電荷が増加することになり、ノードＢに１が読出され
ることになる。
また、強誘電体２は電荷の変動を生じないから、ノード
ＡはＬｏｗ即ち０が読出されることになる。
ＡはＬｏｗ即ち０が読出されることになる。
（発明が解決しようとする課題）
以上、従来の強誘電体コンデンサからの読出し動作につ
いて説明したが、従来の読出し動作に太る時に先ず最初
にノードＡ、ＢをＧＮＤレベルにしなければ、強誘電体
コンデンサ内のデータを読出すことができない。したが
って電源投入後、ビット線、ビット線をイコライズする
ことができないことから両ラインをＧＮＤレベルにする
必要がある。それ故、使用上の点から回路上の対策を要
し、回路構成が面倒である。
いて説明したが、従来の読出し動作に太る時に先ず最初
にノードＡ、ＢをＧＮＤレベルにしなければ、強誘電体
コンデンサ内のデータを読出すことができない。したが
って電源投入後、ビット線、ビット線をイコライズする
ことができないことから両ラインをＧＮＤレベルにする
必要がある。それ故、使用上の点から回路上の対策を要
し、回路構成が面倒である。
°そこで、本発明は電源投入と同時に、プリチャージ時
間内のイコライズを同時に実行することによって円滑な
読出しを実行するものである。
間内のイコライズを同時に実行することによって円滑な
読出しを実行するものである。
（課題を解決するための手段）
上記目的を達成するために、本発明の制御方法は、一対
のインバータ回路と、この回路に対応する強誘電体コン
デンサとを設け、このコンデンサの一方の電極をコント
ロールトランジスタを介してインバータ回路の出力端に
接続し、ドライブ線を他方の電極に接続して、メモリセ
ルを構成する半導体メモリにおいて、 電源電圧が通常使用電圧よりも低い所定の電圧以下にな
ったとき、コントロール線が前記コントロールトランジ
スタを状態に制御し、かつ、このトランジスタを介して
前記コンデンサの電極に電源電圧の中間電位を印加し、
この間ドライブ線をグランド電位に保持して前記コンデ
ンサよりバイナリ−データを読出すことを特徴としてい
る。
のインバータ回路と、この回路に対応する強誘電体コン
デンサとを設け、このコンデンサの一方の電極をコント
ロールトランジスタを介してインバータ回路の出力端に
接続し、ドライブ線を他方の電極に接続して、メモリセ
ルを構成する半導体メモリにおいて、 電源電圧が通常使用電圧よりも低い所定の電圧以下にな
ったとき、コントロール線が前記コントロールトランジ
スタを状態に制御し、かつ、このトランジスタを介して
前記コンデンサの電極に電源電圧の中間電位を印加し、
この間ドライブ線をグランド電位に保持して前記コンデ
ンサよりバイナリ−データを読出すことを特徴としてい
る。
（作 用）
このような構成により、電源投入後、電源電圧Ｖｃｃが
ＬｏｗからＨｉ ｇ ｈに過渡的に変化するとき、イン
バータ回路の各出力端はプリチャージサイクルに入りイ
コライズされることにより中間電位に保持される。
ＬｏｗからＨｉ ｇ ｈに過渡的に変化するとき、イン
バータ回路の各出力端はプリチャージサイクルに入りイ
コライズされることにより中間電位に保持される。
ここで、コントロール線をＨｉｇｈにしてコントロール
トランジスタを状態に制御し、コンデンサの電極を電源
電圧の中間電位に保持される。
トランジスタを状態に制御し、コンデンサの電極を電源
電圧の中間電位に保持される。
そしてドライブ線をその間、 Ｌｏｗレベルにすること
によりコンデンサのデータｒｏｂ、ｒｌＪを読出すこと
ができる。
によりコンデンサのデータｒｏｂ、ｒｌＪを読出すこと
ができる。
（実施例）
本発明における半導体メモリの読出し動作制御方法を図
面に基づいて説明する。
面に基づいて説明する。
第４図は本発明の方法による動作のタイミングチャート
を示し、第５図はこの制御に使用する回路構成を示した
ものである。
を示し、第５図はこの制御に使用する回路構成を示した
ものである。
このタイミングチャートは、電源が投入されて電源電圧
Ｖｃｃ（図中符号１３）がＬｏｗ ｆＧＮ旧からＨｉｇ
ｈ （Ｖ ｃｃ）へ変化するとき、強誘電体メモリから
の読出しタイミングについてコントロール線３とドライ
ブ線ｌの関連を示している。
Ｖｃｃ（図中符号１３）がＬｏｗ ｆＧＮ旧からＨｉｇ
ｈ （Ｖ ｃｃ）へ変化するとき、強誘電体メモリから
の読出しタイミングについてコントロール線３とドライ
ブ線ｌの関連を示している。
第５図に示す回路は第１図の半導体メモリセルに電源電
圧の中間電位を供給するため、Ｖ ｃｃ −ＧＮＤ間の
抵抗分割によって発生する電位を電源投入時のプリチャ
ージ時間においてイコライザ段を介してビット線、ビッ
ト線に送るようになっている。
圧の中間電位を供給するため、Ｖ ｃｃ −ＧＮＤ間の
抵抗分割によって発生する電位を電源投入時のプリチャ
ージ時間においてイコライザ段を介してビット線、ビッ
ト線に送るようになっている。
したがって電源投入後、電源電圧ＶｃｃがＬｏｗ （Ｇ
ＮＤＩより旧ｇｈ（Ｖｃｃ）に過渡的に変化するとき、
強誘電体コンデンサ２，２゛のデータｒｏｂ、ｒｌＪを
読出す場合、ノードＡ、Ｂはプリチャージサイクルに入
り、イコライズされ電源電圧の中間レベルが保持される
。その後、コントロール信号３をＬｏｗ （ＧＮＤ）よ
りＨｉ ｇ ｈ（Ｖ ｃｃ）にしてコントロールトラン
ジスタ４゜４゛を状態にしてドライブ線に連結されてい
る電極の反対の電極を電源電圧の中間レベルにする。そ
してコントロール信号３がＨｉｇｈのときドライブ線ｌ
をＬｏｗ （ＧＮＤＩからＨｉｇｈ （Ｖ ｃｃ）にす
ると強誘電体２のＱ（０）の電荷が減少するのでノード
Ａにデータ「０」が読出される。
ＮＤＩより旧ｇｈ（Ｖｃｃ）に過渡的に変化するとき、
強誘電体コンデンサ２，２゛のデータｒｏｂ、ｒｌＪを
読出す場合、ノードＡ、Ｂはプリチャージサイクルに入
り、イコライズされ電源電圧の中間レベルが保持される
。その後、コントロール信号３をＬｏｗ （ＧＮＤ）よ
りＨｉ ｇ ｈ（Ｖ ｃｃ）にしてコントロールトラン
ジスタ４゜４゛を状態にしてドライブ線に連結されてい
る電極の反対の電極を電源電圧の中間レベルにする。そ
してコントロール信号３がＨｉｇｈのときドライブ線ｌ
をＬｏｗ （ＧＮＤＩからＨｉｇｈ （Ｖ ｃｃ）にす
ると強誘電体２のＱ（０）の電荷が減少するのでノード
Ａにデータ「０」が読出される。
方、強誘電体２°の電荷Ｑ（１）は変化しないので中間
電位に保持されたままとなり、ノードＢにデータ「ｌ」
が読出される。
電位に保持されたままとなり、ノードＢにデータ「ｌ」
が読出される。
つまり、ドライブ線の電位がＬｏｗ ｆＧＮＤｌではＧ
ＮＤ −ＧＮＤ ＝ ＯＶで強誘電体２は電荷の移動が
生じないが、ドライブ線の電位が［Ｖｃｃでは騒Ｖ ｃ
ｃ −ＧＮＤ ＝ ’Ａｚ Ｖ ｃｃとなる。
ＮＤ −ＧＮＤ ＝ ＯＶで強誘電体２は電荷の移動が
生じないが、ドライブ線の電位が［Ｖｃｃでは騒Ｖ ｃ
ｃ −ＧＮＤ ＝ ’Ａｚ Ｖ ｃｃとなる。
それ故、第２図に示すように坏Ｖｃｃで分極電荷の増加
があり、センスアンプのＮチャネルがし、強誘電体２は
電位がＧＮＤとなり、データ「０」が読出され、逆に強
誘電体２゛はデータｒｌ」が読出される。
があり、センスアンプのＮチャネルがし、強誘電体２は
電位がＧＮＤとなり、データ「０」が読出され、逆に強
誘電体２゛はデータｒｌ」が読出される。
（発明の効果）
以上説明したことから、本発明の制限方法によればノー
ドＡ、Ｂを電源電圧の中間レベルを維持し、その間ドラ
イブ線をＬｏｗ （ＧＮＤ）レベルにすることによって
強誘電体コンデンサの各々からデータｒＯＪ、ｒｌＪを
読出すことができる。
ドＡ、Ｂを電源電圧の中間レベルを維持し、その間ドラ
イブ線をＬｏｗ （ＧＮＤ）レベルにすることによって
強誘電体コンデンサの各々からデータｒＯＪ、ｒｌＪを
読出すことができる。
この結果、プリチャージのイコライズ時にビット線、ビ
ット線をＬｏｗ （ＧＮＤ）レベルにする回路が必要で
なくなり、しかも所定の電源電圧以上になると、自動的
に強誘電体コンデンサよりＳＲＡＭメモリセルに書込み
が可能になる。
ット線をＬｏｗ （ＧＮＤ）レベルにする回路が必要で
なくなり、しかも所定の電源電圧以上になると、自動的
に強誘電体コンデンサよりＳＲＡＭメモリセルに書込み
が可能になる。
第１図はＳＲＡＭセルに強誘電体メモリを付加した回路
図、 第２図は強誘電体の電圧−電荷ヒステリシス曲線図、 第３図は従来のコントロール線とドライブ線のタイミン
グチャート図、 第４図は本発明に係る第３図と同様のタイミングチャー
ト図、 第５図は本発明の制御方法に使用する回路構成図である
。 １・・・ドライブ線 ２゜ ２゛ ・・・コンデンサ ３・・・コントロール線 ５・・・ワード線 ６・・・ビット線 ６゛ ・・・ビット線 ４゜ ４°・・・コントロールトランジスタ ７゜ ８・・・トランスファトランジスタ ９゜ １０、１１．１２・・・トランジスタ
図、 第２図は強誘電体の電圧−電荷ヒステリシス曲線図、 第３図は従来のコントロール線とドライブ線のタイミン
グチャート図、 第４図は本発明に係る第３図と同様のタイミングチャー
ト図、 第５図は本発明の制御方法に使用する回路構成図である
。 １・・・ドライブ線 ２゜ ２゛ ・・・コンデンサ ３・・・コントロール線 ５・・・ワード線 ６・・・ビット線 ６゛ ・・・ビット線 ４゜ ４°・・・コントロールトランジスタ ７゜ ８・・・トランスファトランジスタ ９゜ １０、１１．１２・・・トランジスタ
Claims (1)
- （１）複数のトランジスタでなる一対のインバータ回路
と、この回路に対応しコントロール線とドライブ線との
間に配置される強誘電体コンデンサとを設け、 前記インバータ回路は双方の入力端と出力端とを互いに
接続しており、この出力端の各々が、トランスファトラ
ンジスタを介してビット線と■■■線のいずれか一方に
接続されるとともにコントロール線に制御されるコント
ロールトランジスタを介して前記コンデンサの一方の電
極に接続している、複数個のメモリセルを含む半導体メ
モリにおいて、 電源電圧が通常使用電圧よりも低い所定の電圧以下にな
ったとき、コントロール線が前記コントロールトランジ
スタをＯＮ状態に制御し、かつこのトランジスタを介し
て前記コンデンサの電極に電源電圧の中間電位を印加し
、この間ドライブ線をグランド電位に保持して前記コン
デンサよりバイナリーデータを読出すことを特徴とする
メモリの読出し動作制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2263441A JPH0770227B2 (ja) | 1990-10-01 | 1990-10-01 | 半導体メモリの読出し動作制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2263441A JPH0770227B2 (ja) | 1990-10-01 | 1990-10-01 | 半導体メモリの読出し動作制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04141893A true JPH04141893A (ja) | 1992-05-15 |
| JPH0770227B2 JPH0770227B2 (ja) | 1995-07-31 |
Family
ID=17389549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2263441A Expired - Fee Related JPH0770227B2 (ja) | 1990-10-01 | 1990-10-01 | 半導体メモリの読出し動作制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770227B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6679424B2 (en) | 1997-01-21 | 2004-01-20 | Rohm Co., Ltd. | Non contact type IC card |
| WO2004086512A1 (ja) * | 2003-03-26 | 2004-10-07 | Fujitsu Limited | 半導体記憶装置 |
| JP2013254945A (ja) * | 2012-05-11 | 2013-12-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2017204323A (ja) * | 2011-05-20 | 2017-11-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1990
- 1990-10-01 JP JP2263441A patent/JPH0770227B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6679424B2 (en) | 1997-01-21 | 2004-01-20 | Rohm Co., Ltd. | Non contact type IC card |
| WO2004086512A1 (ja) * | 2003-03-26 | 2004-10-07 | Fujitsu Limited | 半導体記憶装置 |
| JP2017204323A (ja) * | 2011-05-20 | 2017-11-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2013254945A (ja) * | 2012-05-11 | 2013-12-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770227B2 (ja) | 1995-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11742013B2 (en) | Apparatus and method for controlling erasing data in ferroelectric memory cells | |
| JP3622304B2 (ja) | 半導体記憶装置 | |
| KR100290436B1 (ko) | 강유전체메모리 | |
| US6728128B2 (en) | Dummy cell structure for 1T1C FeRAM cell array | |
| EP0364813B1 (en) | Semiconductor memory device with memory cells including ferroelectric capacitors | |
| US5392234A (en) | Semiconductor memory device | |
| EP1058268B1 (en) | Ferroelectric memory and semiconductor memory | |
| US20140029326A1 (en) | Ferroelectric random access memory with a non-destructive read | |
| US7233536B2 (en) | Semiconductor memory device having memory cells to store cell data and reference data | |
| JP2010123218A (ja) | 半導体記憶装置 | |
| US6924999B2 (en) | Ferroelectric memory | |
| JP3720983B2 (ja) | 強誘電体メモリ | |
| JP3604576B2 (ja) | 強誘電体メモリ装置 | |
| JP2006190377A (ja) | 半導体メモリ | |
| JPH02301093A (ja) | 不揮発性半導体記憶装置 | |
| US6574134B1 (en) | Non-volatile ferroelectric capacitor memory circuit having nondestructive read capability | |
| JPH0770227B2 (ja) | 半導体メモリの読出し動作制御方法 | |
| JPH04141883A (ja) | 半導体メモリの書込み動作制御方法 | |
| JP2000285682A (ja) | 半導体記憶装置及びその駆動方法 | |
| US6452829B1 (en) | Ferroelectric memory device | |
| JP3627457B2 (ja) | 強誘電体メモリ装置 | |
| JP2001143478A (ja) | 強誘電体メモリ装置及びそのデータ読み出し方法 | |
| JPH0945088A (ja) | データ記憶装置 | |
| JP2823176B2 (ja) | 不揮発性記憶装置及びその読み出し方法 | |
| WO2024217149A1 (zh) | 存储器及其控制方法、存储设备、电子设备 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |