JPH04142665A - 高速フーリエ変換用番地発生回路 - Google Patents
高速フーリエ変換用番地発生回路Info
- Publication number
- JPH04142665A JPH04142665A JP26700990A JP26700990A JPH04142665A JP H04142665 A JPH04142665 A JP H04142665A JP 26700990 A JP26700990 A JP 26700990A JP 26700990 A JP26700990 A JP 26700990A JP H04142665 A JPH04142665 A JP H04142665A
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- adder
- output
- carry
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はディジタル信号処理に必要な高速フ９工変換
用の番地発生回路に関する。
用の番地発生回路に関する。
電子計算機において離散的７−リエ変換を実行する場合
、高速７−リエ変換の手法が広く用いられているが、こ
の高速７−リエ変換処理を一層高速に行なうためには、
処理されるデータのビットの並びを逆にする（重みづけ
を逆にする）ビット順序並べかえ処理を高速で行なうこ
とが重要となる。
、高速７−リエ変換の手法が広く用いられているが、こ
の高速７−リエ変換処理を一層高速に行なうためには、
処理されるデータのビットの並びを逆にする（重みづけ
を逆にする）ビット順序並べかえ処理を高速で行なうこ
とが重要となる。
この並べかえ処理をハードウェア上で実現した回路例と
して、例えば％開昭６２−３１４７２号公報に記載され
た、第５図に示すような回路が提案されている。図示の
回路は４ビツト長のデータに対して最大４ビツトまでそ
の順序が並べかえられるようにしたもので、４ビツトの
データを記憶できるレジスタ１と、制御信号Ｃ，によシ
、レジスタ１の各ピッ） ｂＯ−ｂ３をその１首もしく
は順序を逆にしてデータバスＤＢＯ−ＤＢ３に出力する
ビット順序並びかえ回路２と、制御信号ＡＯ＋ ＡＩの
デコーダ回路４と、その出力によってＤＢＯ〜ＤＢＳま
でのデータを０ビツトから３ビツトまで任意にシフトし
てデータバスＸｏ％Ｘ３に出力する複数ビット・シフト
回路（バレルシフタ）３とを含む。
して、例えば％開昭６２−３１４７２号公報に記載され
た、第５図に示すような回路が提案されている。図示の
回路は４ビツト長のデータに対して最大４ビツトまでそ
の順序が並べかえられるようにしたもので、４ビツトの
データを記憶できるレジスタ１と、制御信号Ｃ，によシ
、レジスタ１の各ピッ） ｂＯ−ｂ３をその１首もしく
は順序を逆にしてデータバスＤＢＯ−ＤＢ３に出力する
ビット順序並びかえ回路２と、制御信号ＡＯ＋ ＡＩの
デコーダ回路４と、その出力によってＤＢＯ〜ＤＢＳま
でのデータを０ビツトから３ビツトまで任意にシフトし
てデータバスＸｏ％Ｘ３に出力する複数ビット・シフト
回路（バレルシフタ）３とを含む。
制御信号Ｃ，が“Ｈ”レベルのとき、ＭＯＳ ）ランジ
スタＱ１〜Ｑ４が導通、Ｑ】′〜Ｑ４’が非導通となる
ため、レジスタ１の内容ｂｏ ＋ ｂｌ ＋ ｂｌ ＋
ｂ３がそれぞれデータバスの対応するビット線ＤＢＯ
、ＤＢＩ 。
スタＱ１〜Ｑ４が導通、Ｑ】′〜Ｑ４’が非導通となる
ため、レジスタ１の内容ｂｏ ＋ ｂｌ ＋ ｂｌ ＋
ｂ３がそれぞれデータバスの対応するビット線ＤＢＯ
、ＤＢＩ 。
ＤＢ２ 、 ＤＢ３に出力される。一方、制御信号Ｃｏ
が″Ｌ″レベルのときはＭＯＳ）ランジスタＱ１’〜Ｑ
４’を介し、レジスタ１の内容ｂＯｇ ｂｌ ｒ ｂｌ
＋ ｂ３がそれぞれデータバスの各ビット線ＤＢ３
、 ＤＢ２ 、 ＤＢＩ 、 ＤＢＯに出力される。こ
のとき制御信号Ａ（１＋Ａ１を両方とも“Ｈ″レベルす
ると、２入力ＮＯＲゲートＮ３の出力のみが“Ｈ″レベ
ル々るため、ＭＯＳ ）ランジスタＱｓ〜Ｑ２ｏのうち
Ｑｓ ｒ Ｑ１２ ＋ Ｑｔｓ ＋ Ｑｌｍのみが導通
となり他は非導通となる。よってデータバスのビット線
ＤＢＯはＸ３に、ＤＢｌはＸｏに、ＤＢ２はＸｌに、Ｄ
ＢＳはｘ２にそれぞれ接続される結果、Ｘ、にはｂｌが
、Ｘｌにはｂｌが、Ｘ２にはす。
が″Ｌ″レベルのときはＭＯＳ）ランジスタＱ１’〜Ｑ
４’を介し、レジスタ１の内容ｂＯｇ ｂｌ ｒ ｂｌ
＋ ｂ３がそれぞれデータバスの各ビット線ＤＢ３
、 ＤＢ２ 、 ＤＢＩ 、 ＤＢＯに出力される。こ
のとき制御信号Ａ（１＋Ａ１を両方とも“Ｈ″レベルす
ると、２入力ＮＯＲゲートＮ３の出力のみが“Ｈ″レベ
ル々るため、ＭＯＳ ）ランジスタＱｓ〜Ｑ２ｏのうち
Ｑｓ ｒ Ｑ１２ ＋ Ｑｔｓ ＋ Ｑｌｍのみが導通
となり他は非導通となる。よってデータバスのビット線
ＤＢＯはＸ３に、ＤＢｌはＸｏに、ＤＢ２はＸｌに、Ｄ
ＢＳはｘ２にそれぞれ接続される結果、Ｘ、にはｂｌが
、Ｘｌにはｂｌが、Ｘ２にはす。
が、Ｘ３にはｂ３がそれぞれ出力される仁ととなシ、ｂ
、−ｂｌの３ビツトのデータの並べかえが実行される。
、−ｂｌの３ビツトのデータの並べかえが実行される。
同様に制御信号ｃｏを′Ｌ″レベル、Ａ６ ＋ ＡＩを
と本に“Ｌ”レベルにすれば、Ｘｏにはｂ３が、Ｘ。
と本に“Ｌ”レベルにすれば、Ｘｏにはｂ３が、Ｘ。
にはｂｌが、Ｘ２にはす、が、Ｘ３にはす、がそれぞれ
出力されｂｏ〜ｂ３の４ビツトすべての並べかえが実行
される。また制御信号ｃｏを′Ｌ”レベル、Ａｏｔ“Ｌ
１″レベル、１１ｔ“Ｈ″レヘルニスレ、Ｘ、にはｂｌ
が、Ｘ、にはｂｏが、ｘ２にはｂｌが、Ｘ３にはｂ３が
それぞれ出力されｂｏ、ｂｌの２ビツトの順序の入換え
ができる。
出力されｂｏ〜ｂ３の４ビツトすべての並べかえが実行
される。また制御信号ｃｏを′Ｌ”レベル、Ａｏｔ“Ｌ
１″レベル、１１ｔ“Ｈ″レヘルニスレ、Ｘ、にはｂｌ
が、Ｘ、にはｂｏが、ｘ２にはｂｌが、Ｘ３にはｂ３が
それぞれ出力されｂｏ、ｂｌの２ビツトの順序の入換え
ができる。
上述した従来の回路では、バレルシフタ３を必須とする
ことから、扱うデータのビット数の増加に伴いチップ面
積、特に配線領域の増大をまねく。
ことから、扱うデータのビット数の増加に伴いチップ面
積、特に配線領域の増大をまねく。
この発明の目的は、ビットスライス的な回路構築を可能
とすることでビット拡張に対し配線による面積増加がわ
ずかで済む高速フーリエ変換用番地発生回路を得ること
にある。
とすることでビット拡張に対し配線による面積増加がわ
ずかで済む高速フーリエ変換用番地発生回路を得ること
にある。
この発明の高速フーリエ変換用番地発生回路は、縦属接
続されカウンタを構成する複数の加算器と、各加算器の
キヤリー入力を、制御信号に応じ下位側加算器のキャリ
ー出力または上位側加算器のキャリー出力に切換えるセ
レクタと、各加算器の出力を一時保持し所定時間遅れた
タイミングで出力するとともに当該出力を加算器の１入
力とするラッチ回路とからなる。
続されカウンタを構成する複数の加算器と、各加算器の
キヤリー入力を、制御信号に応じ下位側加算器のキャリ
ー出力または上位側加算器のキャリー出力に切換えるセ
レクタと、各加算器の出力を一時保持し所定時間遅れた
タイミングで出力するとともに当該出力を加算器の１入
力とするラッチ回路とからなる。
セレクタ回路への制御信号によシ、通常は各加算器のキ
ヤリー入力として下位側の加算器のキャリー出力が選択
され下位ビット側から計数を行なうのに対し、ビット順
序並べかえ処理時には、加算器のキヤリー入力として上
位側の加算器のキャリー出力を選択し上位ビット側から
計数を行なうことによシ、カウント出力としてビット順
序が並べかえられたデータが得られる。
ヤリー入力として下位側の加算器のキャリー出力が選択
され下位ビット側から計数を行なうのに対し、ビット順
序並べかえ処理時には、加算器のキヤリー入力として上
位側の加算器のキャリー出力を選択し上位ビット側から
計数を行なうことによシ、カウント出力としてビット順
序が並べかえられたデータが得られる。
第１図はこの発明の一実施例を示す高速フーリエ変換用
番地発生回路の回路図である。本実施例は最大４ビツト
長壕でその順序が並べかえられるようにしたもので、カ
ウンタを構成する加算器１１〜１４、セレクト信号に応
じて加算器への入力の切換えを行なうセレクタ１５〜２
０および加算器の出力を一時保持し１クロック分遅らせ
て出力するラッチ回路２１〜２４からなる。ラッチ回路
の出力がカウント出力ＢＯ〜Ｂ３となるが、この出力は
加算器の一方の入力（Ａ入力）と４なる。
番地発生回路の回路図である。本実施例は最大４ビツト
長壕でその順序が並べかえられるようにしたもので、カ
ウンタを構成する加算器１１〜１４、セレクト信号に応
じて加算器への入力の切換えを行なうセレクタ１５〜２
０および加算器の出力を一時保持し１クロック分遅らせ
て出力するラッチ回路２１〜２４からなる。ラッチ回路
の出力がカウント出力ＢＯ〜Ｂ３となるが、この出力は
加算器の一方の入力（Ａ入力）と４なる。
通常動作時は、セレクト信号の状態によシ各セレクタ１
５〜２００Ａ入力が選択される。これによシ、最下位の
加算器１１のＢ入力にはセレクタ１５０ム入力を介して
常に「１」が入力される。
５〜２００Ａ入力が選択される。これによシ、最下位の
加算器１１のＢ入力にはセレクタ１５０ム入力を介して
常に「１」が入力される。
そして下位の加算器のキャリー出力が順次上位の加算器
のキヤリー入力となシ、第２図（＆）〜（ｄ）に示すよ
うなカウント出力が得られる。
のキヤリー入力となシ、第２図（＆）〜（ｄ）に示すよ
うなカウント出力が得られる。
これに対しビット順序並べかえ処理時は、セレクタのＢ
入力が選択され、最上位の加算器１１のＢ入力にセレク
タ１６のＢ入力を介して常に「１」が入力されるととも
に、上位の加算器のキャリー出力が順次下位の加算器の
キヤリー入力となる。
入力が選択され、最上位の加算器１１のＢ入力にセレク
タ１６のＢ入力を介して常に「１」が入力されるととも
に、上位の加算器のキャリー出力が順次下位の加算器の
キヤリー入力となる。
これによシ、第３図（１）〜（ｄ）に示すようにビット
順序が逆転した結果が得られる。
順序が逆転した結果が得られる。
以上は４ビツトの去ぺかえを行なう場合であるが、先に
述べたように本実施例は４ビツト以下なら任意のビット
長の並べかえができる。例えば３ビットであれば、通常
動作時は４ビツトの場合と同様にしてＢＯ〜Ｂ２の３ビ
ツトを出力として取出せによい。ビット順序並べかえ処
理時には、第４図に示すようにラッチ回路２１〜２４の
クロック入力の周期を通常動作時の２分の１として上位
側からカウントを行ない、Ｂｅ−Ｂ２Ｏ３ビットを出力
として取出せばよい。２ビツトも同様の手法で処理でき
る。
述べたように本実施例は４ビツト以下なら任意のビット
長の並べかえができる。例えば３ビットであれば、通常
動作時は４ビツトの場合と同様にしてＢＯ〜Ｂ２の３ビ
ツトを出力として取出せによい。ビット順序並べかえ処
理時には、第４図に示すようにラッチ回路２１〜２４の
クロック入力の周期を通常動作時の２分の１として上位
側からカウントを行ない、Ｂｅ−Ｂ２Ｏ３ビットを出力
として取出せばよい。２ビツトも同様の手法で処理でき
る。
第１図に示されるように、この発明の高速フーリエ変換
用番地発生回路は、各ビットごとに設けられた加算器、
セレクタおよびラッチ回路の組合せからなる。したがっ
て５ビット長以上のデータに対しても、必要なビット数
に応じて上記加算器、セレクタ、ラッチ回路の組合せを
増設していけばよく、ビット拡張に対し配線による面積
の増加はわずかで済む。またバレルシフタを用いる従来
のものに比較し、必要なトランジスタ数も少ない。
用番地発生回路は、各ビットごとに設けられた加算器、
セレクタおよびラッチ回路の組合せからなる。したがっ
て５ビット長以上のデータに対しても、必要なビット数
に応じて上記加算器、セレクタ、ラッチ回路の組合せを
増設していけばよく、ビット拡張に対し配線による面積
の増加はわずかで済む。またバレルシフタを用いる従来
のものに比較し、必要なトランジスタ数も少ない。
以上のようにこの発明によれば、ビット長に対応した数
の加算器、各加算器に対応したセレクタおよびラッチ回
路の組合せにより高速フーリエ変換用番地発生回路がビ
ットスライス的に構築されるため、配線による面積の増
加をわずかなものに抑えて自由にビット拡張できる効果
がある。
の加算器、各加算器に対応したセレクタおよびラッチ回
路の組合せにより高速フーリエ変換用番地発生回路がビ
ットスライス的に構築されるため、配線による面積の増
加をわずかなものに抑えて自由にビット拡張できる効果
がある。
第１図社この発明の一冥施例を示す回路図、第２図ない
し第４図はその動作を説明するためのタイミングチャー
ト、第５図は従来例を示す回路図である。 １１〜１４＠・・・加算器、１５〜２０・・・・セレク
タ、２１〜２４・・・・ラッチ回路。
し第４図はその動作を説明するためのタイミングチャー
ト、第５図は従来例を示す回路図である。 １１〜１４＠・・・加算器、１５〜２０・・・・セレク
タ、２１〜２４・・・・ラッチ回路。
Claims (1)
- 縦属接続されカウンタを構成する複数の加算器と、各
加算器のキヤリー入力を、制御信号に応じ下位側加算器
のキヤリー出力または上位側加算器のキヤリー出力に切
換えるセレクタと、各加算器の出力を一時保持し所定時
間遅れたタイミングで出力するとともに当該出力を加算
器の１入力とするラツチ回路とからなる高速フーリエ変
換用番地発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26700990A JP2643576B2 (ja) | 1990-10-03 | 1990-10-03 | 高速フーリエ変換用番地発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26700990A JP2643576B2 (ja) | 1990-10-03 | 1990-10-03 | 高速フーリエ変換用番地発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142665A true JPH04142665A (ja) | 1992-05-15 |
| JP2643576B2 JP2643576B2 (ja) | 1997-08-20 |
Family
ID=17438793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26700990A Expired - Lifetime JP2643576B2 (ja) | 1990-10-03 | 1990-10-03 | 高速フーリエ変換用番地発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643576B2 (ja) |
-
1990
- 1990-10-03 JP JP26700990A patent/JP2643576B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2643576B2 (ja) | 1997-08-20 |
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