JPH04144239A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPH04144239A JPH04144239A JP26775290A JP26775290A JPH04144239A JP H04144239 A JPH04144239 A JP H04144239A JP 26775290 A JP26775290 A JP 26775290A JP 26775290 A JP26775290 A JP 26775290A JP H04144239 A JPH04144239 A JP H04144239A
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- JP
- Japan
- Prior art keywords
- film
- gate electrode
- transition metal
- ions
- polysilicon
- Prior art date
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＬＤＤ構造を有するＭＯＳ型半導体装置に関
する。
する。
サブミクロン以下のＭＯＳ）ランジスタには、ドレイン
近傍の電界の集中を緩和して、ホットキャリアの注入を
防ぎ、特性の劣化を防ぐためにＬＤ Ｄ （Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が用いられている
。
近傍の電界の集中を緩和して、ホットキャリアの注入を
防ぎ、特性の劣化を防ぐためにＬＤ Ｄ （Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が用いられている
。
従来のＬＤＤ構造を有するＮＭＯ５）ランジスタを第２
図に示す。
図に示す。
図示の如く、ｐ型の半導体シリコン基板１上に、誘電体
膜であるゲート酸化膜２が形成され、その上に、導電膜
であるポリシリコン膜、遷移金属膜又はそれらの複合膜
からなるゲート電極３が形成されている。ゲート電極３
としてポリシリコン膜を用いる場合には、低抵抗化のた
めに、リン、ホウ素等が不純物拡散される。
膜であるゲート酸化膜２が形成され、その上に、導電膜
であるポリシリコン膜、遷移金属膜又はそれらの複合膜
からなるゲート電極３が形成されている。ゲート電極３
としてポリシリコン膜を用いる場合には、低抵抗化のた
めに、リン、ホウ素等が不純物拡散される。
ゲート電極３の両側部には、二酸化シリコン等の絶縁膜
からなるサイドウオールスペーサー５が形成されている
。
からなるサイドウオールスペーサー５が形成されている
。
半導体シリコン基板ｌには、サイドウオールスペーサー
５を形成する前のゲート電極３を自己整合マスクとして
用いたイオン注入法により、低濃度拡散層（ｎ−層）４
が形成されている。
５を形成する前のゲート電極３を自己整合マスクとして
用いたイオン注入法により、低濃度拡散層（ｎ−層）４
が形成されている。
そして、この低濃度拡散層４を形成した後に、今度はサ
イドウオールスペーサー５を自己整合マスクとして用い
たイオン注入法により、低濃度拡散層４の上から、ソー
ス及びドレイン領域となる高濃度拡散層（ｎ”層）６を
形成する。
イドウオールスペーサー５を自己整合マスクとして用い
たイオン注入法により、低濃度拡散層４の上から、ソー
ス及びドレイン領域となる高濃度拡散層（ｎ”層）６を
形成する。
このようにソース及びドレイン領域部分に低濃度拡散層
４を形成することにより、電界集中を緩和することがで
きる。
４を形成することにより、電界集中を緩和することがで
きる。
しかしながら、上述した従来のＬＤＤ構造では。
絶縁膜からなるサイドウオールスペーサー５を用いてい
たため、このサイドウオールスペーサー５直下の低濃度
拡散層領域が、チャンネルから高濃度拡散層領域の間の
寄生抵抗として働き、これがトランジスタのコンダクタ
ンス特性を劣化させていた。
たため、このサイドウオールスペーサー５直下の低濃度
拡散層領域が、チャンネルから高濃度拡散層領域の間の
寄生抵抗として働き、これがトランジスタのコンダクタ
ンス特性を劣化させていた。
一方、サイドウオールスペーサーをゲート電極３と同じ
物質又は導電型の膜で構成した場合には、しきい値電圧
が同じになって、低濃度拡散層４がチャンネルと同時に
反転してしまい、ホットキャリアの注入による劣化が起
きて、素子の特性が変動するという問題があった。
物質又は導電型の膜で構成した場合には、しきい値電圧
が同じになって、低濃度拡散層４がチャンネルと同時に
反転してしまい、ホットキャリアの注入による劣化が起
きて、素子の特性が変動するという問題があった。
そこで、本発明は、サイドウオールスペーサー直下の低
濃度拡散層領域の抵抗を下げることにより、トランジス
タのコンダクタンス特性を向上させ、且つ、ホ７）キャ
リア注入による素子特性の劣化を防ぎ、信軌性を向上さ
せたＭＯＳ型半導体装置を提供することをその課題とす
る。
濃度拡散層領域の抵抗を下げることにより、トランジス
タのコンダクタンス特性を向上させ、且つ、ホ７）キャ
リア注入による素子特性の劣化を防ぎ、信軌性を向上さ
せたＭＯＳ型半導体装置を提供することをその課題とす
る。
上記課題を解決するために、本発明のＭＯＳ型半導体装
置においては、ゲート電極を主として多結晶シリコン膜
で構成するとともに、このゲート電極の両側部に設ける
サイドウオールスペーサーを遷移金属膜又はシリサイド
膜で構成している。
置においては、ゲート電極を主として多結晶シリコン膜
で構成するとともに、このゲート電極の両側部に設ける
サイドウオールスペーサーを遷移金属膜又はシリサイド
膜で構成している。
本発明においては、サイドウオールスペーサーを遷移金
属膜又はシリサイド膜で構成することにより、サイドウ
オールスペーサー直下の低濃度拡散層を電荷蓄積状態に
することができ、これにより、寄生抵抗を減らして、Ｍ
ＯＳ型半導体装置のコンダクタンス特性を向上させるこ
とができる。
属膜又はシリサイド膜で構成することにより、サイドウ
オールスペーサー直下の低濃度拡散層を電荷蓄積状態に
することができ、これにより、寄生抵抗を減らして、Ｍ
ＯＳ型半導体装置のコンダクタンス特性を向上させるこ
とができる。
また、サイドウオールスペーサーに電界をかけることに
より、このサイドウオールスペーサー内に注入され、ト
ラップされるキャリアを押し出すことができ、従って、
ＬＤＤトランジスタ特有の特性劣化を防ぐことができる
。
より、このサイドウオールスペーサー内に注入され、ト
ラップされるキャリアを押し出すことができ、従って、
ＬＤＤトランジスタ特有の特性劣化を防ぐことができる
。
更に、主として多結晶シリコン膜からなるゲート電極と
サイドウオールスペーサーの仕事関数が異なっているの
で、サイドウオールスペーサー直下の反転電圧、即ち、
しきい値電圧を高くすることができ、電界集中の緩和を
することが容易である。
サイドウオールスペーサーの仕事関数が異なっているの
で、サイドウオールスペーサー直下の反転電圧、即ち、
しきい値電圧を高くすることができ、電界集中の緩和を
することが容易である。
以下、本発明を実施例につき第１図を参照して説明する
。
。
第１図（ａ）〜（ｄ）は、本発明の一実施例によるＮＭ
ＯＳ）ランジスタをその製造工程順に示す断面図である
。
ＯＳ）ランジスタをその製造工程順に示す断面図である
。
まず、第１図（ａ）に示すように、Ｐ型の抵抗率１〜１
０ΩＣ−程度を有する半導体シリコン基板１１に、ゲー
ト酸化膜である二酸化シリコン膜１２を、７００〜１０
００℃程度の酸素雰囲気又は水蒸気雰囲気中で熱酸化法
により１００〜５００人程度に形成する。
０ΩＣ−程度を有する半導体シリコン基板１１に、ゲー
ト酸化膜である二酸化シリコン膜１２を、７００〜１０
００℃程度の酸素雰囲気又は水蒸気雰囲気中で熱酸化法
により１００〜５００人程度に形成する。
この後、ゲート電極として用いるポリシリコン膜をＣＶ
Ｄ法により１０００〜５０００人程度に形成する。そし
て、このポリシリコン膜の低抵抗化を目的として、熱拡
散法により、リンイオンをポリシリコン膜中に１０１９
〜１０”／ｄ程度導入する。
Ｄ法により１０００〜５０００人程度に形成する。そし
て、このポリシリコン膜の低抵抗化を目的として、熱拡
散法により、リンイオンをポリシリコン膜中に１０１９
〜１０”／ｄ程度導入する。
これ以上に抵抗を下げる場合には、スパッタリング法を
用いて、タングステン、モリブデン等の高融点遷移金属
膜を１０００〜３０００人程度に成膜する。
用いて、タングステン、モリブデン等の高融点遷移金属
膜を１０００〜３０００人程度に成膜する。
しかる後、微細加工技術を用いてポリシリコン膜（及び
遷移金属膜）をパターニングし、ゲート電極１３を形成
する。
遷移金属膜）をパターニングし、ゲート電極１３を形成
する。
次いで、第１図（ｂ）に示すように、ゲート電極１３を
自己整合マスクとして用い、半導体シリコン基板１１に
ほぼ垂直な方向から、ヒ素イオン、リンイオン又は両方
のイオンを順にイオン注入して、半導体シリコン基板１
１にｎ−型の低濃度拡散層１４を形成する。この時、イ
オン注入のエネルギーは２０〜６０ＫｅＶ程度で、且つ
、ドーズ量は１０１ｚ〜１０′４／Ｃ４程度で行う。
自己整合マスクとして用い、半導体シリコン基板１１に
ほぼ垂直な方向から、ヒ素イオン、リンイオン又は両方
のイオンを順にイオン注入して、半導体シリコン基板１
１にｎ−型の低濃度拡散層１４を形成する。この時、イ
オン注入のエネルギーは２０〜６０ＫｅＶ程度で、且つ
、ドーズ量は１０１ｚ〜１０′４／Ｃ４程度で行う。
次いで、第１図（ｃ）に示すように、ＣＶＤ法又はスパ
ッタリング法により、遷移金属膜又はモリブデン、タン
グステン、チタン等のシリサイド膜１５を１０００〜６
０００人程度に形成する。
ッタリング法により、遷移金属膜又はモリブデン、タン
グステン、チタン等のシリサイド膜１５を１０００〜６
０００人程度に形成する。
この後、ＲＩＥを用いた異方性エツチングにより、遷移
金属膜又はシリサイド膜１５をエツチングし、第１図（
ｄ）に示すようなサイドウオールスペーサー１５′を形
成する。
金属膜又はシリサイド膜１５をエツチングし、第１図（
ｄ）に示すようなサイドウオールスペーサー１５′を形
成する。
次いで、第１図（ｄ）に示すように、ゲート電極１３及
びサイドウオールスペーサー１５′を自己整合マスクと
して用い、半導体シリコン基板１１にほぼ垂直な方向か
らヒ素イオンのイオン注入を行って、ソース及びドレイ
ン領域にｎ°型の高濃度拡散層１６を形成する。イオン
注入のエネルギーは３０〜６０ＫｅＶとし、また、ドー
ズ量は１０′４〜１０１ｔｈ／ｃ４程度とする。
びサイドウオールスペーサー１５′を自己整合マスクと
して用い、半導体シリコン基板１１にほぼ垂直な方向か
らヒ素イオンのイオン注入を行って、ソース及びドレイ
ン領域にｎ°型の高濃度拡散層１６を形成する。イオン
注入のエネルギーは３０〜６０ＫｅＶとし、また、ドー
ズ量は１０′４〜１０１ｔｈ／ｃ４程度とする。
この後、公知の気相成長技術を用いて絶縁層の成膜を行
い、電気的接続をとるためのコンタクトホールの開孔を
公知の微細加工技術で行い、しかる後、公知の気相成長
法又はスパッタリング法により遷移金属の成膜を行い、
更に、公知の微細加工技術により所望のパターンを形成
して、各素子の電気的接続を行う。
い、電気的接続をとるためのコンタクトホールの開孔を
公知の微細加工技術で行い、しかる後、公知の気相成長
法又はスパッタリング法により遷移金属の成膜を行い、
更に、公知の微細加工技術により所望のパターンを形成
して、各素子の電気的接続を行う。
以上説明したように、本発明によれば、電流駆動特性が
良好で且つ特性劣化も小さい信幀性の高いＬＤＤ構造を
有するＭＯＳ型半導体装置を提供することができる。
良好で且つ特性劣化も小さい信幀性の高いＬＤＤ構造を
有するＭＯＳ型半導体装置を提供することができる。
第１図（ａ）〜（ｄ）は本発明の一実施例によるＮＭＯ
Ｓトランジスタをその製造工程順に示す断面図、第２図
は従来のＮＭＯＳＩ−ランジスタの断面図である。 なお、図面に用いた符号において、 １１ ・・・・・・・・・ 半導体シリコン基板１３
・・・・・・・・・ ゲート電極（ポリシリコン膜） １４ ・・・・・・・・・ 低濃度拡散層１５’・・・
・・・・・・ サイドウオール（遷移金属膜又はシリサ
イド膜） １６ ・・・・・・・・・ 高濃度拡散層である。
Ｓトランジスタをその製造工程順に示す断面図、第２図
は従来のＮＭＯＳＩ−ランジスタの断面図である。 なお、図面に用いた符号において、 １１ ・・・・・・・・・ 半導体シリコン基板１３
・・・・・・・・・ ゲート電極（ポリシリコン膜） １４ ・・・・・・・・・ 低濃度拡散層１５’・・・
・・・・・・ サイドウオール（遷移金属膜又はシリサ
イド膜） １６ ・・・・・・・・・ 高濃度拡散層である。
Claims (1)
- ゲート電極を主として多結晶シリコン膜で構成し、こ
のゲート電極の両側部に、遷移金属膜又はシリサイド膜
からなるサイドウォールスペーサーを設けたことを特徴
とするＭＯＳ型半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26775290A JPH04144239A (ja) | 1990-10-05 | 1990-10-05 | Ｍｏｓ型半導体装置 |
| US08/117,638 US5426327A (en) | 1990-10-05 | 1993-09-08 | MOS semiconductor with LDD structure having gate electrode and side spacers of polysilicon with different impurity concentrations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26775290A JPH04144239A (ja) | 1990-10-05 | 1990-10-05 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04144239A true JPH04144239A (ja) | 1992-05-18 |
Family
ID=17449090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26775290A Pending JPH04144239A (ja) | 1990-10-05 | 1990-10-05 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04144239A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006007764A1 (en) * | 2004-07-22 | 2006-01-26 | Quanta Display Inc. | A low temperature polysilicon thin film transistor and method of manufacturing the same |
| JP2021111764A (ja) * | 2020-01-16 | 2021-08-02 | 新日本無線株式会社 | 炭化珪素半導体装置の製造方法 |
-
1990
- 1990-10-05 JP JP26775290A patent/JPH04144239A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006007764A1 (en) * | 2004-07-22 | 2006-01-26 | Quanta Display Inc. | A low temperature polysilicon thin film transistor and method of manufacturing the same |
| JP2021111764A (ja) * | 2020-01-16 | 2021-08-02 | 新日本無線株式会社 | 炭化珪素半導体装置の製造方法 |
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