JPH0414437B2 - - Google Patents
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- JPH0414437B2 JPH0414437B2 JP59189883A JP18988384A JPH0414437B2 JP H0414437 B2 JPH0414437 B2 JP H0414437B2 JP 59189883 A JP59189883 A JP 59189883A JP 18988384 A JP18988384 A JP 18988384A JP H0414437 B2 JPH0414437 B2 JP H0414437B2
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- Japan
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- sense amplifier
- signal
- transistor
- column
- sense
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はセンスアンプを改良したところのダイ
ナミツクメモリ回路に関するものである。
ナミツクメモリ回路に関するものである。
（従来の技術）
MOSメモリは半導体製造技術の進歩に伴なつ
て、その容量及びスピードの改善を計つてきた
が、特に１トランジスタ形式によるダイナミツク
メモリの発展はすでに256kの時代へと入り、そ
の応用分野も汎用コンピユータに限らずパーソナ
ルコンピユータ、各種端末装置から家庭電化製品
ににまで使われるようになつてきた。
て、その容量及びスピードの改善を計つてきた
が、特に１トランジスタ形式によるダイナミツク
メモリの発展はすでに256kの時代へと入り、そ
の応用分野も汎用コンピユータに限らずパーソナ
ルコンピユータ、各種端末装置から家庭電化製品
ににまで使われるようになつてきた。
ICメモリの大容量化、高速化に伴ないチツプ
内部でのノイズ発生がいろいろと問題になつてき
た。特に電源電流、グランド電流の増加は本来定
電位であるべき電源電位、接地電位がそれ自身の
もつ抵抗成分により変動することになり、動作マ
ージンが狭くなる例が出ている。これらの内部ノ
イズのうち最も大きいものの一つがセンスアンプ
の増幅の時に発生する接地電位のゆれである。
内部でのノイズ発生がいろいろと問題になつてき
た。特に電源電流、グランド電流の増加は本来定
電位であるべき電源電位、接地電位がそれ自身の
もつ抵抗成分により変動することになり、動作マ
ージンが狭くなる例が出ている。これらの内部ノ
イズのうち最も大きいものの一つがセンスアンプ
の増幅の時に発生する接地電位のゆれである。
以下に図面を用いこの接地電位のゆれを説明す
る。第４図は従来のダイナミツクメモリ回路の一
例の構成を示すブロツク図、第５図はそのセンス
アンプ部の回路図、第６図はセンスアンプ部の動
作波形図、第７図はワード線駆動信号発生回路の
回路図、第８図は行デコーダの回路図、第９図は
列デコーダの回路図、第１０図はセンスアンプ活
性化信号発生回路の回路図である。
る。第４図は従来のダイナミツクメモリ回路の一
例の構成を示すブロツク図、第５図はそのセンス
アンプ部の回路図、第６図はセンスアンプ部の動
作波形図、第７図はワード線駆動信号発生回路の
回路図、第８図は行デコーダの回路図、第９図は
列デコーダの回路図、第１０図はセンスアンプ活
性化信号発生回路の回路図である。
メモリセルアレイ１及び１′は、ワード線３、
ダミーワード線４、ビツト線７及び８、セル５及
びダミーセル６より構成される。またビツト線
７，８はセンスアンプ２により互いにフリツプロ
ツプを構成する。また列アドレスにより選択され
る列選択信号YS及びビツト線とＩ／Ｏバス１０，
１１もセンスアンプ２の中に含まれる。
ダミーワード線４、ビツト線７及び８、セル５及
びダミーセル６より構成される。またビツト線
７，８はセンスアンプ２により互いにフリツプロ
ツプを構成する。また列アドレスにより選択され
る列選択信号YS及びビツト線とＩ／Ｏバス１０，
１１もセンスアンプ２の中に含まれる。
次に第６図の動作波形図を参照して動作を説明
する。アドレスバツフア活性化信号AEにより外
部アドレス入力に応じた内部行アドレス信号X0、
X1、…Xnを発生させる。この信号はＸデコーダ
（第８図）の入力としてワード線選択を行なう。
選択ワード線３とそれに対応するダミーワード線
４はワード線駆動信号RAにより駆動され、その
結果ビツト線７，８にはセル５の保持内容に応じ
た微小信号があらわれる（時刻t2）。ビツト線７，
８上にあらわれた微小信号はセンスアンプを構成
するフリツプフロツプトランジスタQ4，Q5によ
り増幅される。その増幅方法はフリツプフロツプ
の共通ソース節点となる節点N1をセンスアンプ
活性化信号SEをゲート電位に持つ活性化様トラ
ンジスタQ6を介して接地節点に引くことにより
行なわれる。センスアンプはビツト線毎にあり、
各ビツト線の微小信号を同時に増幅するため、そ
の接地節点への電流は非常に大きくなる。一般的
には節点N1は各センスアンプの共通ソースを接
続して一つにまとめられトランジスタQ6は非常
に大きな能力を有するようになつている。
する。アドレスバツフア活性化信号AEにより外
部アドレス入力に応じた内部行アドレス信号X0、
X1、…Xnを発生させる。この信号はＸデコーダ
（第８図）の入力としてワード線選択を行なう。
選択ワード線３とそれに対応するダミーワード線
４はワード線駆動信号RAにより駆動され、その
結果ビツト線７，８にはセル５の保持内容に応じ
た微小信号があらわれる（時刻t2）。ビツト線７，
８上にあらわれた微小信号はセンスアンプを構成
するフリツプフロツプトランジスタQ4，Q5によ
り増幅される。その増幅方法はフリツプフロツプ
の共通ソース節点となる節点N1をセンスアンプ
活性化信号SEをゲート電位に持つ活性化様トラ
ンジスタQ6を介して接地節点に引くことにより
行なわれる。センスアンプはビツト線毎にあり、
各ビツト線の微小信号を同時に増幅するため、そ
の接地節点への電流は非常に大きくなる。一般的
には節点N1は各センスアンプの共通ソースを接
続して一つにまとめられトランジスタQ6は非常
に大きな能力を有するようになつている。
LSIメモリにおいては、チツプの節地電位とい
つても完全な理想電位ではなして、いくらかのイ
ンピーダンスを有している。それらの中にはチツ
プ上に存在する寄生抵抗、Al配線抵抗、ボンデ
イング線及びパツケージに存在するインダクタン
ス等がある。一方メモリの最も重要なパラメータ
であるアクセスタイムを速くするためには、ビツ
ト線の放電を高速に行なう必要がある。それは
Ｉ／Ｏバスに信号を伝達する列選択信号YSの活
性化を行なうにはビツト線の高レベル／低レベル
への決着がついている必要があるためである。
つても完全な理想電位ではなして、いくらかのイ
ンピーダンスを有している。それらの中にはチツ
プ上に存在する寄生抵抗、Al配線抵抗、ボンデ
イング線及びパツケージに存在するインダクタン
ス等がある。一方メモリの最も重要なパラメータ
であるアクセスタイムを速くするためには、ビツ
ト線の放電を高速に行なう必要がある。それは
Ｉ／Ｏバスに信号を伝達する列選択信号YSの活
性化を行なうにはビツト線の高レベル／低レベル
への決着がついている必要があるためである。
高速でセンスアンプの増幅を行なうためには、
トランジスタQ6の能力を上げる必要があるが、
その結果としてトランジスタQ6を流れる電流に
比例した内部接地電位のレベル変動が起こり動作
マージンの変動が起こる。例えば、接地電位の変
動と同時刻に入力される書込み信号レベルの変
動、活性化内部信号の時刻変化、フローテイング
レベルの変化等が発生し、動作マージン特に電源
マージンの減少にむすびつく。
トランジスタQ6の能力を上げる必要があるが、
その結果としてトランジスタQ6を流れる電流に
比例した内部接地電位のレベル変動が起こり動作
マージンの変動が起こる。例えば、接地電位の変
動と同時刻に入力される書込み信号レベルの変
動、活性化内部信号の時刻変化、フローテイング
レベルの変化等が発生し、動作マージン特に電源
マージンの減少にむすびつく。
すなわち、従来のダイナミツクメモリ回路に
は、センスアンプの活性化に伴う内部接地電位の
変動が生じ、電源マージンを減少させると共に、
高速動作を阻害するという欠点があつた。
は、センスアンプの活性化に伴う内部接地電位の
変動が生じ、電源マージンを減少させると共に、
高速動作を阻害するという欠点があつた。
（発明の目的）
本発明の目的は、このように大容量メモリにお
けるセンスアンプ活性化時に起こる内部接地電位
の変動による電源マージンの減少を防ぎ、かつ高
速動作可能なダイナミツクメモリ回路を提供する
ことになる。
けるセンスアンプ活性化時に起こる内部接地電位
の変動による電源マージンの減少を防ぎ、かつ高
速動作可能なダイナミツクメモリ回路を提供する
ことになる。
（発明の構成）
本発明のダイナミツクメモリ回路は、行方向、
列方向にマトリクス状に配設された複数のメモリ
セルと、この複数のメモリセルを各行ごとにそれ
ぞれ対応して選択する複数のワード線と、前記複
数のメモリセルのデータを各列ごとにそれぞれ対
応して伝達する複数のビツト線と、活性化状態の
とき前記各ビツト線の信号をそれぞれ対応して増
幅する複数のセンスアンプと、センスアンプ活性
化信号に従つて導通し前記複数のセンスアンプを
活性化状態とする第１のトランジスタと、列選択
信号に従つて前記複数のセンスアンプの出力信号
のうちの１つを選択する列選択手段とを有するダ
イナミツクメモリ回路において、少なくとも前記
複数のメモリセル、複数のビツト線及び複数のセ
ンスアンプを複数のブロツクに分割し、これら各
ブロツクに、前記第１のトランジスタとそれぞれ
並列接続されセンスアンプ活性化制御信号に従つ
て導通する第２のトランジスタを設け、前記セン
スアンプ活性化信号及び列選択信号に従つて、前
記第１のトランジスタが導通状態のとき前記出力
信号が選択されるセンスアンプが含まれるブロツ
クの第２のトランジスタを導通させる前記センス
アンプ活性化制御信号を発生するセンスアンプ活
性化制御手段を設けて構成される。
列方向にマトリクス状に配設された複数のメモリ
セルと、この複数のメモリセルを各行ごとにそれ
ぞれ対応して選択する複数のワード線と、前記複
数のメモリセルのデータを各列ごとにそれぞれ対
応して伝達する複数のビツト線と、活性化状態の
とき前記各ビツト線の信号をそれぞれ対応して増
幅する複数のセンスアンプと、センスアンプ活性
化信号に従つて導通し前記複数のセンスアンプを
活性化状態とする第１のトランジスタと、列選択
信号に従つて前記複数のセンスアンプの出力信号
のうちの１つを選択する列選択手段とを有するダ
イナミツクメモリ回路において、少なくとも前記
複数のメモリセル、複数のビツト線及び複数のセ
ンスアンプを複数のブロツクに分割し、これら各
ブロツクに、前記第１のトランジスタとそれぞれ
並列接続されセンスアンプ活性化制御信号に従つ
て導通する第２のトランジスタを設け、前記セン
スアンプ活性化信号及び列選択信号に従つて、前
記第１のトランジスタが導通状態のとき前記出力
信号が選択されるセンスアンプが含まれるブロツ
クの第２のトランジスタを導通させる前記センス
アンプ活性化制御信号を発生するセンスアンプ活
性化制御手段を設けて構成される。
（実施例）
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例の要部を示す回路
図、第２図ａ，ｂはそのセンスアンプ活性化制御
信号発生回路の回路図、第３図はその動作波形図
である。
図、第２図ａ，ｂはそのセンスアンプ活性化制御
信号発生回路の回路図、第３図はその動作波形図
である。
本実施例は、例アドレスに応じてメモリセルア
レイをメモリセルブロツク２１とメモリセルブロ
ツク２２の二つのメモリセル群に分割し、このメ
モリセルブロツク２１及び２２毎に、それぞれ内
部列アドレス信号Y0及び0から生成される異な
るセンスアンプ活性化制御信号SEA及びSEBに
より制御されるトランジスタQ14及びQ20を各メ
モリセルのセンスアンプ活性化用トランジスタ
Q15及びQ21と並列に接続したことから構成され
る。
レイをメモリセルブロツク２１とメモリセルブロ
ツク２２の二つのメモリセル群に分割し、このメ
モリセルブロツク２１及び２２毎に、それぞれ内
部列アドレス信号Y0及び0から生成される異な
るセンスアンプ活性化制御信号SEA及びSEBに
より制御されるトランジスタQ14及びQ20を各メ
モリセルのセンスアンプ活性化用トランジスタ
Q15及びQ21と並列に接続したことから構成され
る。
なお、同図において、２３はワード線、２４は
ダミーワード線、２５，２６はＩ／Ｏバスであ
る。そして、メモリセルブロツク２１には、ビツ
ト線２７，２８間にトランジスタQ10〜Q13より
なるセンスアンプが、ビツト線２９，３０間にも
同じ構成のセンスアンプ（図面省略）がそれぞれ
接続され、各センスアンプの節点N10は共通接続
されて活性化用トランジスタQ15を介して接地さ
れる。同様に、ビツト線３１，３２間にはトラン
ジスタQ16〜Q19からなるセンスアンプが、ビツ
ト線３３，３４間にも同じセンスアンプがそれぞ
れ接続され、節点N11には活性化用トランジスタ
Q21が接続される。
ダミーワード線、２５，２６はＩ／Ｏバスであ
る。そして、メモリセルブロツク２１には、ビツ
ト線２７，２８間にトランジスタQ10〜Q13より
なるセンスアンプが、ビツト線２９，３０間にも
同じ構成のセンスアンプ（図面省略）がそれぞれ
接続され、各センスアンプの節点N10は共通接続
されて活性化用トランジスタQ15を介して接地さ
れる。同様に、ビツト線３１，３２間にはトラン
ジスタQ16〜Q19からなるセンスアンプが、ビツ
ト線３３，３４間にも同じセンスアンプがそれぞ
れ接続され、節点N11には活性化用トランジスタ
Q21が接続される。
本発明の特徴は、センスアンプのフリツプフロ
ツプの共通ソース節点をすべて共通にするのでは
なく、複数のブロツク毎に独立した信号としその
活性化信号に列アドレス入力との論理を入れブロ
ツク毎のセンスアンプの増幅スピードに差を設け
たことである。第１図の実施例は２分割した場合
である。
ツプの共通ソース節点をすべて共通にするのでは
なく、複数のブロツク毎に独立した信号としその
活性化信号に列アドレス入力との論理を入れブロ
ツク毎のセンスアンプの増幅スピードに差を設け
たことである。第１図の実施例は２分割した場合
である。
行アドレスによりワード線の選択を、列アドレ
スによりビツト線の選択を行なうが、センスアン
プの高速化を行なう必要があるビツト線は、列ア
ドレスにより選択されＩ／Ｏバスと接続されるも
ので、その他のビツト線はＩ／Ｏバスの動作が完
了するまでにリフレツシユ動作が完了すればよ
い。共通ソース節点N10及びN11は、従来の活性
化用トランジスタQ15，Q21と、特に内部列アド
レス信号Y0，0により制御を受けたセンスアン
プ活性化制御信号SEA，SEBにより駆動される
トランジスタQ14，Q20とにより同時に引かれる。
例えば、列アドレスAYOの外部入力が低レベルの
場合内部列アドレス信号Y0が低レベル、0が高
レベルとなり、センスアンプ活性化制御信号
SEAはセンスアンプ活性化信号SEに従つて高レ
ベルとなるが、センスアンプ活性化制御信号
SEBは低レベルのままである。従つて節点N10を
接地電位に引く能力は大きくなるが、節点N11側
は小さいままである。その結果として接点N10に
より引かれるビツト線２７あるいは２８の低レベ
ルへの変化は、ビツト線３１，３２側より速く終
了することになる。しかも全体の接地電位点の電
流は時分割されて流れるため、そのために発生す
る電位変動は少なくなる。つまり接地電位のゆれ
を小さく保ちながらかつ高速化を実現できること
になる。この効果は列アドレスによる分割数を増
やせば効果は上がる。
スによりビツト線の選択を行なうが、センスアン
プの高速化を行なう必要があるビツト線は、列ア
ドレスにより選択されＩ／Ｏバスと接続されるも
ので、その他のビツト線はＩ／Ｏバスの動作が完
了するまでにリフレツシユ動作が完了すればよ
い。共通ソース節点N10及びN11は、従来の活性
化用トランジスタQ15，Q21と、特に内部列アド
レス信号Y0，0により制御を受けたセンスアン
プ活性化制御信号SEA，SEBにより駆動される
トランジスタQ14，Q20とにより同時に引かれる。
例えば、列アドレスAYOの外部入力が低レベルの
場合内部列アドレス信号Y0が低レベル、0が高
レベルとなり、センスアンプ活性化制御信号
SEAはセンスアンプ活性化信号SEに従つて高レ
ベルとなるが、センスアンプ活性化制御信号
SEBは低レベルのままである。従つて節点N10を
接地電位に引く能力は大きくなるが、節点N11側
は小さいままである。その結果として接点N10に
より引かれるビツト線２７あるいは２８の低レベ
ルへの変化は、ビツト線３１，３２側より速く終
了することになる。しかも全体の接地電位点の電
流は時分割されて流れるため、そのために発生す
る電位変動は少なくなる。つまり接地電位のゆれ
を小さく保ちながらかつ高速化を実現できること
になる。この効果は列アドレスによる分割数を増
やせば効果は上がる。
なお、本発明の適用は行アドレスと列アドレス
が独立した端子となつているシングルクロツク型
のダイナミツクメモリのみならず、行アドレスと
列アドレスが時分割で入力されるアドレスマルチ
型のダイナミツクメモリにも適用できる。特にア
ドレスマルチ型では行アドレス内にリフレツシユ
アドレス以外のアドレスが含まれる場合は非常に
有効になる。
が独立した端子となつているシングルクロツク型
のダイナミツクメモリのみならず、行アドレスと
列アドレスが時分割で入力されるアドレスマルチ
型のダイナミツクメモリにも適用できる。特にア
ドレスマルチ型では行アドレス内にリフレツシユ
アドレス以外のアドレスが含まれる場合は非常に
有効になる。
また、上記説明においてはトランジスタとして
ＮチヤネルMOSトランジスタを用いたが、他の
絶縁ゲート型電界効果トランジスタにも同様に適
用できることは言うまでもない。
ＮチヤネルMOSトランジスタを用いたが、他の
絶縁ゲート型電界効果トランジスタにも同様に適
用できることは言うまでもない。
（発明の効果）
以上詳細説明したように、本発明のダイナミツ
クメモリ回路は、上記の構成により、大容量ダイ
ナミツクメモリ回路において問題となるセンスア
ンプでの増幅に伴なう接地電源電流による接地電
位の変動を低減し、さらに選択ビツト線の動作を
高速化することによりアクセスタイムの改善も同
時に行なえるという効果を有する。
クメモリ回路は、上記の構成により、大容量ダイ
ナミツクメモリ回路において問題となるセンスア
ンプでの増幅に伴なう接地電源電流による接地電
位の変動を低減し、さらに選択ビツト線の動作を
高速化することによりアクセスタイムの改善も同
時に行なえるという効果を有する。
第１図は本発明の一実施例の要部を示す回路
図、第２図ａ，ｂはそのセンスアンプ活性化制御
信号発生回路の回路図、第３図はその動作波形
図、第４図は従来のダイナミツクメモリ回路図の
一例の構成を示すブロツク図、第５図はそのセン
スアンプ部の回路図、第６図はセンスアンプ部の
動作波形図、第７図はワード線駆動発生回路の回
路図、第８図は行デコーダの回路図、第９図は列
デコーダの回路図、第１０図はセンスアンプ活性
化信号発生回路の回路図である。 ２１，２２……メモリブロツク、２３……ワー
ド線、２４……ダミーワード線、２５，２６……
Ｉ／Ｏバス、２７〜３４ビツト線、N10，N11…
…節点、Ｐ……列デコーダブリチヤージ信号、
Q10〜Q21……ＮチヤネルMOSトランジスタ、RA
……ワード線駆動信号、SE……メモリセル活性
化信号、SEA，SEB……センスアンプ活性化制
御信号、YE……列選択信号駆動信号、YSA，
YSB……列選択信号、Y0，0……内部列アドレ
ス信号、Vcc……電源。
図、第２図ａ，ｂはそのセンスアンプ活性化制御
信号発生回路の回路図、第３図はその動作波形
図、第４図は従来のダイナミツクメモリ回路図の
一例の構成を示すブロツク図、第５図はそのセン
スアンプ部の回路図、第６図はセンスアンプ部の
動作波形図、第７図はワード線駆動発生回路の回
路図、第８図は行デコーダの回路図、第９図は列
デコーダの回路図、第１０図はセンスアンプ活性
化信号発生回路の回路図である。 ２１，２２……メモリブロツク、２３……ワー
ド線、２４……ダミーワード線、２５，２６……
Ｉ／Ｏバス、２７〜３４ビツト線、N10，N11…
…節点、Ｐ……列デコーダブリチヤージ信号、
Q10〜Q21……ＮチヤネルMOSトランジスタ、RA
……ワード線駆動信号、SE……メモリセル活性
化信号、SEA，SEB……センスアンプ活性化制
御信号、YE……列選択信号駆動信号、YSA，
YSB……列選択信号、Y0，0……内部列アドレ
ス信号、Vcc……電源。
Claims (1)
- １ 行方向、列方向にマトリクス状に配設された
複数のメモリセルと、この複数のメモリセルを各
行ごとにそれぞれ対応して選択する複数のワード
線と、前記複数のメモリセルのデータを各列ごと
にそれぞれ対応して伝達する複数のビツト線と、
活性化状態のとき前記各ビツト線の信号をそれぞ
れ対応して増幅する複数のセンスアンプと、セン
スアンプ活性化信号に従つて導通し前記複数のセ
ンスアンプを活性化状態とする第１のトランジス
タと、列選択信号に従つて前記複数のセンスアン
プの出力信号のうちの１つを選択する列選択手段
とを有するダイナミツクメモリ回路において、少
なくとも前記複数のメモリセル、複数のビツト線
及び複数のセンスアンプを複数のブロツクに分割
し、これら各ブロツクに、前記第１のトランジス
タとそれぞれ並列接続されセンスアンプ活性化制
御信号に従つて導通する第２のトランジスタを設
け、前記センスアンプ活性化信号及び列選択信号
に従つて、前記第１のトランジスタが導通状態の
とき前記出力信号が選択されるセンスアンプが含
まれるブロツクの第２のトランジスタを導通させ
る前記センスアツプ活性化制御信号を発生するセ
ンスアンプ活性化制御手段を設けたことを特徴と
するダイナミツクメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189883A JPS6168797A (ja) | 1984-09-11 | 1984-09-11 | ダイナミックメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189883A JPS6168797A (ja) | 1984-09-11 | 1984-09-11 | ダイナミックメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6168797A JPS6168797A (ja) | 1986-04-09 |
| JPH0414437B2 true JPH0414437B2 (ja) | 1992-03-12 |
Family
ID=16248770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59189883A Granted JPS6168797A (ja) | 1984-09-11 | 1984-09-11 | ダイナミックメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6168797A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0293933B1 (en) * | 1987-06-04 | 1993-10-13 | Nec Corporation | Dynamic memory circuit with improved sensing scheme |
| JPH01133286A (ja) * | 1987-11-17 | 1989-05-25 | Mitsubishi Electric Corp | ダイナミツクｒａｍ |
| JPH0271493A (ja) * | 1988-09-06 | 1990-03-12 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JP2574444B2 (ja) * | 1989-01-23 | 1997-01-22 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP2761644B2 (ja) * | 1989-03-16 | 1998-06-04 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2523925B2 (ja) * | 1990-03-29 | 1996-08-14 | 株式会社東芝 | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534309A (en) * | 1978-08-30 | 1980-03-10 | Toshiba Corp | Semiconductor memory device |
-
1984
- 1984-09-11 JP JP59189883A patent/JPS6168797A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6168797A (ja) | 1986-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| EXPY | Cancellation because of completion of term |