JPH04145376A - 同期検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、交流電源の電圧低下検出等に用いられる同期
検出回路に関する。

〔従来の技術〕

従来、瞬時電圧低下補償装置等は、負荷に供給される交
流電源（系統電源）の落雷等に基づく瞬時電圧低下の発
生を検出するため、例えば第３図に示す瞬時電圧低下検
出装Ｗ（１）を備える。

この検出装Ｗ（１）は、位相同期回路とし、てのＰ　ｌ
。

、２回路構成の同期検出回路（２Ａ）及びアドレス生成
器Ｔ３）、ＲＯＭ構成のメモリ（４）、Ｄ／Ａ変換器（
５）。

比較回路（６）、排他的論理和ゲート（以下ＥＸＯＲゲ
ー　トという）（７）、リセット信号生成器（８）から
なる。

ぞして、負荷に供給される交流＠源（９）の電圧（以下
電源電圧という）がトランスα…により検出され、この
トランス０ωから同期検出回路（２Ａ）、比較回路（６
）に、電源電圧の波形の電圧検出信号Ｖｉが供給される
。

さらに、従来の同期検出回路（２Ａ）は第４図に示すＰ
ＬＬ制御ループで形成され、第５図（ａ）に示す電源電
圧波形の前記電圧検出信号Ｖｉが入力端子（１）を介し
てゼロクロス比較器αＤに供給され、このとき、電圧検
出信号Ｖｉの位相Ｏ３πのゼロクロス点で比較器０υの
出力信号の立上り、立下りが住し、この出力信号は同図
（ｂ）に示すように、電圧検出信号Ｖｉ苓波形整形した
５０Ｈｚ又は６０１（ｚの電源周波数。

位相の入力パルス信号層になる。

この入力パルス信号Ｓｌは位相検波厨のＥＸＯＲゲー）
Ｈに供給され、このゲー）ＣＩ２１１により入力パルス
信号Ｓ、と分周器０階から帰還入力された帰還分周パル
ス信号Ｓ２がゲート処理される。

このパルス信号Ｓ２は、位相差のオフセットの設定に基
づき、第５図（Ｃ）の実線に示すように入力パルス信号
Ｓｌから位相が規定値（・π／２）（９０”）ずれた信
号にロックされる。

なお、第５図（ｅ）の破線は、パルス信号Ｓ２の位相が
ずれた状態を示す。

したがって、ＥＸＯＲゲートＨの出力信号Ｓ、は、位相
ロック時に第５図（ｄ）の実線に示すように電源電圧の
π７２．３π／２で立上るとともに０．ｎで立下り、ロ
ックずれが住したときに同図（ｄ）の破線に示すように
ずれ量に応じて例えば立上りがπ／２゜３π／２からず
れ、パルス信号Ｓ２の位相の遅れ、進みに応じてデユー
ティが５０％から減、増炭化する位相誤差の信号になる
。

そして、ＥＸＯＲゲート＠の出力信号Ｓ、は減算器αり
に供給され、この減算器ａｓｌにより出力信号Ｓ。

にバイアス電源αｅの位相差？フセット用のバイアス電
圧ｖｂが減算加重される。

このバイアス電圧ｖｂの減算により、出力信号Ｓ３は例
えば第５図（ｄ）の１点鎖線の１／２の電圧レベルにシ
フトされて調整される。

さらに、電圧シフトされた出力信号Ｓ、が、ループフィ
ルタとしてのローパスフィルタａ１に供給すれ、このフ
ィルタａηにより出力信号Ｓ、が積分されて直流の積分
電圧信号Ｓ４に変換される。

そして、積分電圧信号Ｓ４が加算器α四に供給され、こ
の加算器α尋により、電圧信号Ｓ４にｖ　ｃ　ｏ　（１
４１の入力特性に基づいて設定された基準電源α喝の基
準電圧Ｖｒが加算される。

この加算により直流の制御電圧信号Ｓ、が形成さ波数ｆ
、から可変される。

そして、帰還分周パルス信号Ｓ！のπ／２ずれたロック
状態からの位相の進み、遅れに応じて制御電圧信号Ｓ、
が城、増可変され、この可変により分周パルス信号Ｓ２
が位相ロック状態に引込まれるようにＶＣＯＱ４１の発
振がＰＬＬ制御される。

このＰＬＬ制御により■Ｃｏ（ロ）の出力信号は第５図
（ｅｌに示すように電源電圧に同期した高周波のパルス
信号になる。

そして、ＶＣＯ（財）の出力信号が分周器ａ３に帰還入
力されるとともに、第３図のメモリ（４）の読出しのク
ロックパルス信号ＣＫとして出力端子（０１）から出力
される。

また、分周器ａ３の分周により、第５図（ｆ）の実線に
示すように同図（Ｃ）の入カバルス信号Ｓｌに同相ロッ
クしたパルス信号が同相同期パルス信号５ｙｎｃ。

とじて出力端子（０２）から出力されるとともに、この
パルス信号５ｙｎｃ、からπ／２ずれた同図（ｂ）の帰
還分周パルス信号Ｓ２が帰還同期パルス信号５ｙｎｃ、
として出力端子（０３）から出力される。

このとき、前記ＰＬＬ制御に基づき、同期パルス信号５
ｙｎｃ＋、　５ｙｎｃｚも電源電圧に同期する。

すなわち、同期検出回路（２Ａ）は電圧検出信号Ｖｉに
基づ＜ＰＬＬ制御により、電源電圧に同期したクロック
パルス信号ＣＫ及び同期パルス５ｙｎｃ、　。

５ｙｎｃ２を同期検出信号として形成する。

そして、第３図のアドレス生成器（３）は、出力端子（
０２）の同期パルス信号５ｙｎｃ、のリセットと出力端
子（０１）のクロックパルス信号ＣＫの計数とにより、
電源電圧に同期してその１周期毎にメモリ（４）の続出
しアドレスを生成する。

このアドレスと出力端子（０１）のクロックパルス信号
ＧＫとがメモリ（４）に供給され、このメモリ（４）に
記憶された規定振幅の基準正弦波信号Ｖｓｉｎの１周期
分の波形データが、電源電圧の毎周期に前記アドレスに
したがって続出される。

そして、メモリ（４）から続出された波形データがＤ／
Ａ変換器（５）によりアナログ変換され、このアナログ
変換に基づき、前記基準正弦波信号Ｖｓｉｎが電源電圧
に同期して再構成されて比較回路（６）に供給される。

また、出力端子（０１）　、　（０２）の同期パルス信
号５ｙｎｃ、、　５ｙｎｃ、がＥＸＯＲゲート（７）に
供給され、このオアゲート（７）により、第５図（ｄ）
の実線の信号Ｓ３に同期したリセットタイミング設定用
のパルス信号が形成される。

このパルス信号が生成器（８）に供給され、この生成器
（８）により入力信号の立上り、立下りに同期した電源
電圧の１７４周期毎のリセットパルスが形成され、この
リセットパルスが比較回路（６）に供給される。

そして、比較回路（６）はリセットパルスのタイミング
制御に基づき、電源電圧の毎周期のπ／２〜π（１７４
周期）に基準正弦波信号Ｖｓｉｎと電圧検出信号Ｖｉと
の差（Ｖｓｉｎ−Ｖｉ）を積分し、その積分値と予め設
定された所定の判定値とを比較する。

この比較の結果に基づき、比較回路（６）は、信号Ｖ−
ｉが信号Ｖｓｉｎより小さくなって前記積分値が前記判
定値を越える瞬時電圧低下の発生を監視して検出する。

〔発明が解決しようとする課題〕

前記第３図の従来の同期検出回路（２Ａ）の場合、Ｐ　
Ｉ−１−制御１；ｌニア　イルタＱη、ＶＣＯ（１４）
等（７）構Ｊ＆　Ｈ品の温度特性に基づき、とくに周囲
温度の影響を受けて引込みの位相誤差が生じ易く、しか
も、前記構成部品のばらつき、バイアス電圧ｖｂ、基準
電圧Ｖ＋−の調整誤差等によっても前記引込みの位相誤
差が生じる。

そＬ−ｉＴ、ＰＬＬ制御の引込みの位相誤差が生じると
、Ｖ　ＣＯＱ４１の発振位相に誤差が生し１、二の誤差
により、クロックパルス信号ＣＫ及び同期パルス信号５
ｙｎｃ、、　５ｙｎｃ？、の高精度の制御が行えなくな
る。

なお、各信号ＣＫ及び５ｙｎｃ、、　５ｙｎｃ２の制御
精度また、検出装置（１）以外の種々の装置に設けられ
るＦ）　Ｌ　Ｉ−制御ループ構成の同期検出回路におい
ても、前記と同様の問題点が生じる。

そして、本発明は、構成部品の周囲温度に依存ｉ−た温
度変化２　ばら′つき及びバイアス電圧、基準電圧の調
整誤差等に基づ＜　Ｐ　Ｌ　Ｌ制御の引込みの位相誤差
を抑制して防止し、高精度のＰ　Ｌ　Ｌ制御が行えるよ
・）にした同期検出回路を持供することを目的とする。

〔課題を解決するための手段〕

前記目的を達成するために、本発明の同期検出回路にお
いては、請求項■の構成の場合、入力パルス信号を基準
にした同相同期パルス信号のパルスエツジの位相ずれに
よりＰＬＬ制御の引込み誤差の進み、遅れをくり返し検
出する制御誤差検出手段と、 前記検出手段の検出結果の進み、遅れに応じて計数値が
１だけ増、減又はその逆に変化するカウンタと、 前記計数値をアナログ変換して制御位相の補正電圧信号
を形成し該電圧信号を前記ＰＬＬ制御のループフィルタ
又はＶＣＯの入力側に注入するＤ／Ａ変換器とを備える
。

また、請求項■の構成の場合、入力パルス信号を基準に
した同相同期パルス信号のパルスエツジの位相のずれに
よりＰ　Ｌ　Ｌ制御の引込め誤差の進み、遅れをくり返
し検出する制御誤差検出手段と、前記引込み誤差の進み
、遅れの量に相当する前記入力パルス信号、前記同相同
期パルス信号のパルスエツジ間の幅のゲートパルスを形
成する計数ゲート手段と、 前記検出手段の検出結果の進み、遅れに応してアソブカ
ウンｌ−、ダウンカウント又ニオその逆に設定され前記
ゲートパルスの期間に前記ＰＬＬ制御のＶＣＯから出力
されるクロックパルス信号を計数するカウンタと、 前記カウンタの旧数値をアナログ変換して制御位相の補
正電圧信号を形成し該電圧信号を前記ＰＬＬｆｉ制御の
ループフィルタ又は前記ＶＣＯの入力側に注入するＤ／
Ａ変換器とを備える。

［作　用〕 前記のように構成された本発明の同期検出回路の場合、
請求項■の構成においては、入力パルス信号に対する同
相同期パルス信号の位相のずれに基づき、制御誤差検出
手段によりＰ　Ｌ　Ｌ制御の引込み誤差の進み、遅れが
交流電源の周期で（り返し検出される。

そして、制御誤差検出手段の検出毎に、カウンタの計数
値が前記進み、遅れに応じて１だけ可変され、Ｄ／Ａ変
換器のアナログ変換で形成される補正電圧信号の電圧が
単位量だけ増加又は減少する。

この単位量の増加又は減少により、ループフィルタ又は
ＶＣＯの入力側の電圧が前記引込み誤差の進み、遅れに
基づ＜ＶＣＯの発振誤差を低減するように、可変調整さ
れてバイアス補正される。

そして、補正電圧信号の電圧の単位量の増減可変のくり
返しにより、ｐ　ｙ、　ｘ、制御の引込み誤差に基づ＜
ＶＣＯの発振位相の誤差は、前記単位量に相当する微少
な誤差に補正されて収束する。

そのため、ループフィルタ、ＶＣＯ等の構成部品の周囲
温度に依存する温度変化、ばらつき及びバイアス電圧、
基準電圧の調整誤差等に基づくＰＬ　Ｔ−制御の引込み
誤差は、制御誤差検出手段の検出毎に積分可変される補
正電圧信号により微小量に抑えられて防止される。

また、請求項■の構成の場合は、制御誤差検出手段によ
りＰＬＬ制御の引込み誤差の進み、遅れが交流電源の周
期でくり返し検出されφとともに、計数ゲート手段によ
り前記進み、遅れの大きさに相当する幅のゲートパルス
が形成される。

そして、制御誤差検出手段の検出毎に、力・ウンタが検
出結果に応じてアップカウント又はダウンカウントに設
定されてゲートパルスの期間のクロックパルス信号を計
数し、この計数によりカウンタの計数値が前記進み、遅
れに相当する量増減可変される。

この増減可変により、Ｄ／Ａ変換器のアナログ変換で形
成される補正電圧信号が前記進み、遅れの量に応じて増
加又は減少し、ＰＬＬ制御の引込み誤差に基づくＶＣＯ
の発振誤差が交流電源の毎周期にほぼ完全に補正されて
誤差のない状態に収束する。

そのため、ループフィルタ、、ＶＣＯ等の構成部品の温
度変化、ばらつき及びバイアス電圧、基準電圧の調整誤
差等に基づ＜　ＰＬＬ制御の誤差が、制御誤差検、出手
段の検出毎に更新して請求項■の場合より迅速な応答速
度で抑制される。

〔実施例〕

実施例について、第１図、第２図を参照して説明する。

（１実施例） まず、請求項■に対応するｌ実施例につき、第１図を参
照して説明する。

第１図において、（２Ｂ）は第４図の検出回路（２Ａ）
の代わりに第３図の検出装置（１）に設けられる同期検
出回路である。

この同期検出回路（２Ｂ）が従来の検出回路（２Ａ）と
異なる点は、制御誤差検出手段としての位相誤差検出回
路（２０）　、カウンタ（２１）及びＤ／Ａ変換器（２
２）を付加し、この変換器（２２）の出力信号を従来の
減算器Ｑ５１の代わりに設けられた演算器（２３）を介
してローパスフィルタａηの入力側に注入した点である
。

そして、検出回路（２０）　、　カウンタ（２１）、　
　Ｄ／Ａ変換器（２２）は、給電のタイマ設定等により
、ゲート＠、演算器（２３）　、　　ローパスフィルタ
α７）、加算器を安定に形成し始めてから駆動される。

この駆動が開始されると、４検出回路（２０）は入力パ
ルス信号Ｓ、の立上りエツジ毎に、分周器αｊの同相同
期パルス信号５ｙｎｃ、をサンプリングし、サンプリン
グレベルの高（ハイレベル）／低（ローレベル）から入
力パルス信号Ｓｌを基準にした同期パルス信号５ｙｎｃ
、の位相の進み、遅れを検出し、サンプリングレベルの
信号をＰＬＬ制御の引込み誤差の進み、遅れの検出信号
Ｓ６としてカウンタ（２１）のアップ／ダウン端子（ｕ
／ｄ）に供給する。

また、カウンタ（２１）は例えば８ビツト出力のアップ
／ダウンカウンタからなり、駆動初期は計数値［０〜２
５５　（＝２”）、コが中間値１２８（・２５６／２）
クセットされ、端子（ｕ／ｄ）のハイレベシレ、ローレ
ベルによりアップカウント、ダウンカウントに択一的に
設定される。

さらに、入力パルス信号Ｓ１が検出信号Ｓ６の形成時間
遅延してカウンタ（２１）のクロック端子（ｋｌに供給
され、この端子（ｋ）の立７上りにより、カウンタ（２
１）に電源電圧の周期で１クロツクが与えられる。

このとき、カウンタ（２１）が設定状態に応じて１クロ
ツクをアップカウント又はダウンカウントし、このカウ
ントにより計数値が１だけ増減可変される。

そして、この実施例の場合、ＰＬＬ制御ループの制御電
圧信号Ｓ５に比例してＶＣＯＱ４１の発振周波数が変化
するため、ＰＬＬ制御の引込み誤差の進み、遅れ艇より
、端子（ｕ／ｄ）の検出がローレベル。

ハーイレベルになってカウンタ（２１）が遅れ補正用の
ダウンカウント、進み補正用のアップカウントそれぞれ
に設定され、計数値が直前の値から１だけ減、増可変さ
れる。

さらに、カウンタ（２１）の８ビツト構成の計数値がＤ
／Ａ変換器（２２）に供給され、この変換器（２２）の
アナログ変換により、中間値（＝１２８）をＯｖとして
デジタルの計数値がアナログの補正電圧信号Ｓ７に変換
される。

このとき、補正電圧信号Ｓ７は計数値の１の増。

減により、補正電圧範囲の１／２５６（・２８）の単位
量だけ電圧が増、減変化する。

そして、補正電圧信号Ｓ７が演算器（２３）に供給され
、この演算器（２３）により、出力信号Ｓ３からバイア
ス電圧ｖｂが減算されると同時に補正電圧信号Ｓ７が制
御誤差の補正電圧として加算される。

この加算によりローパスフィルタ０ηの入力電圧は、Ｐ
ＬＬ＠御ループループをＰＬＩ、制御の引込み誤差の進
み、遅れに応じて前記補正電圧でバイアス調整した電圧
になる。

さらに、ローパスフィルタ叩の入力電圧の調整により制
御電圧信号Ｓ、も調整されて補正され、この補正により
Ｖ　ＣＯＱ４）の発振周波数が前記引込み誤差の進み、
遅れに応じて低３高に可変補正される。

なお、計数値の１の増、減に基づく補正電圧信号Ｓ７の
単位量の増、減変化により、前記補正電圧及び前記発振
周波数も補正範囲の１／２５６の単位量だけ増、減変化
する。

そして、電源電圧の毎周期に前記の動作がくり返される
ため、ローパスフィルタαη、ＶＣＯＱ４等の構成部品
の周囲温度に依存する温度変化、ばらつき及びバイアス
電圧ｖｂ、基準電圧Ｖｒの設定１［等により、Ｐ　Ｌ　
Ｌ、制御の進み又は遅れの引込み誤差が生じると、誤差
の位相が逆になるまで補正電圧信号Ｓ７が１１１源電圧
の周期で積分されて単位量ずつ減、増可変され、その後
は誤差の位相が逆になる毎に補正電圧信号Ｓ７の可変方
向が反転し、前記進み又は遅れの引込み誤差が補正電圧
の単位量の積分で微小量に抑制されて補正される。

同期パルス信号５ｙｎｃ、、　５ｙｎｅ、の位相誤差が
極めて少なくなり、検出装置（１）の検出精度が向上す
る。

（他の実施例） つぎに、請求項■に対応する他の実施例につき、第２図
を参照して説明する。

第２図において、（２Ｃ）は第１図の検出回路（２Ｂ）
の代わりに第３図の検出袋Ｗ（１）に設けられる同期検
出回路である。

この検出回路（２Ｃ）は、検出回路（２Ｂ）に計数ゲー
ト手段を構成するオアゲート（２４）、アンドゲート（
２５）　、　（２６）及びフリップフロップ（２７）を
付加して形成される。

そして、ゲート（２４）　、　（２５）は入力パルス信
号Ｓｌ＋同相同期パルス信号Ｓｙｒ＋ｃ　、のオアゲー
ト信号、アンドゲート信号をフリ７プフロツプ（２７）
のセット端子（Ｓ）、リセット端子（ｒ）に供給し、フ
リップフロップ（２７）は端子（３）、　（ｒ）の立上
りのトリガによりＱ出力端子（ｑ）がハイレベル、ロー
レベルに反転スる。

さらに、フリップフロップ（２７）のＱ出力端子（ｑ）
のハイレベルのゲートパルスＳ、がゲー）　（２６）に
供給され、このゲート（２６）が前記ゲートパルスＳ、
でオンする間、クロックパルス信号ＣＫがカウンタ（２
１）のクロック端子（ト））に供給される。

そして、同相同期パルス信号５ｙｎｃ、の立上りエツジ
が検出回路（２Ｃ）のＰＬＬＩＩ御の引込み誤差の進み
、遅れに応じて入力パルス信号Ｓ１の立上りエツジより
誤差量だけ先又は後に生じ、ゲート（２４）の出力信号
に基づき、フリップフロップ（２７）は電源電圧の毎周
期に両パルス信号Ｓ、、５ｙｎｃ、の先行側の立上りエ
ツジでセットされる。

また、両パルス信号Ｓ、　、　Ｓｙｎ自の立上りエツジ
のずれが前記誤差量に相当し、ゲー）　（２５）の出力
信号に基づき、フリップフロップ（２７）は電源電圧の
毎周期に両パルス信号Ｓ、、５ｙｎｃ、の後行側の立上
りエツジでリセットされる。

すなわち、フリップフロップ（２７）は前記引込み誤差
が進みのときに、同期パルス信号５ｙｎｃ　、でセット
された後入力パルス信号Ｓｌでリセットされ、前記引込
み誤差が遅れのときに、入力パルス信号Ｓ、でセットさ
れた後同期パルス信号５ｙｎｃ　、でリセットされる。

そして、パルス信号ＳＩ＋５ｙｎＣ４の立上りエツジの
ずれに基づくフリップフロップ（２７）のセットからリ
セットまでの時間が前記誤差量になるとともに、その間
Ｑ出力端子（ｑｌがハイレベルになってゲートパルスＳ
、が発生する。

このゲートパルスＳ、がゲー）　（２６）に供給され、
電源電圧の毎周期にゲー）　（２６）が前記誤差量の期
間だけオンし、このオンの期間にクロックパルス信号Ｃ
Ｋがカウンタ（２１）に供給される。

このとき、位相誤差検出回路（２０）の検出信号Ｓ。

により、カウンタ（２１）は第１図の場合と同様、ＰＬ
Ｌ制御の引込み誤差の進み、遅れに応じてダウンカウン
ト、アップカウントに設定される。

この設定に基づくクロックパルス信号ＣＫの計数により
、カウンタ（２１）の計数値は電源電圧の毎周期に、前
記誤差量だけ増減可変される。

この増減可変により、演算器（２３）に注入される補正
電圧信号Ｓ、が一度に検出された誤差量変化する。

したがって、電源電圧の毎周期にローパスフィルタａη
の入力電圧がＰＬＬ制御の引込み誤差の大きさに応じて
バイアス調整され、ＶＣＯ（９）の発振周波数が迅速に
最適値に補正される。

そして、カウンタ（２１）の計数値を１ずつ増減して補
正電圧信号Ｓ？を積分調整する代わりに、カウンタ（２
１）の計数値を誤差量だけ一度に可変して最適な補正電
圧信号Ｓ７を形成するため、■実施例の場合より引込み
誤差の過渡的な変動に対する追従応答性が著しく向上す
る。

ところで、前記再実施例では補正電圧信号Ｓ、を演算器
（２３）に供給してローパスフィルタ０ηの入力側に注
入したが、例えば加算器α匂に供給してＶＣＯ（財）の
入力側に注入してもよい。

また、カウンタ（２１）の計数は、入力パルス信号Ｓｌ
の立下りエツジ又は立上り、立下りの両エツジで行うよ
うにしてもよい。

さらに、制御電圧信号Ｓ、とＶ　ＣＯＱ４）の発振周波
数との関係によっては、ＰＬＬｌ１ｆｌの引込み誤差の
進み、遅れに対するカウンタ（２１）のアンプ計数。

ダウン計数の設定を実施例と逆にしたり、補正電圧信号
Ｓ、を演算器（２３）等で減算バイアスしてもよい。

また、入力パルス信号Ｓ、と同期パルス信号５ｙｎｃｚ
との位相差及びカウンタ（２１）のビット数、　　Ｄ／
Ａ変換器（２２）の１ビット当りの変換量等は実施例に
同期検出回路に適用できるのは勿論である。

〔発明の効果〕

本発明は、以上説明したように構成されているため、以
下に記載する効果を奏する。

まず、請求項■の構成の場合は、制御誤差検出手段の検
出結果により、交流電源の毎周期にカウンタの計数値を
１だけ増減可変してＤ／Ａ変換器の補正電圧信号を最適
補正量に調整し、この調整された電圧信号をＰＬＬＩＩ
御のループフィルタ又はＶＣＯの入力側に補正電圧とし
て注入したため、構成部品の周囲温度に依存する温度変
化、ばらつき及びバイアス電圧、基準電圧の調整誤差等
に基づ＜　ＰＬＬ制御の引込み誤差を、交流電源の周期
で積分形成される前記補正電圧信号の補正バイアスによ
り抑制して防止することができる。

また、請求項■の構成の場合は、制御誤差検出手段の検
出結果と、計数ゲート手段のゲートパルスの期間のクロ
ックパルス信号の供給とにより、交流電源の毎周期にカ
ウンタの計数値をＰＬＬ制御の引込み誤差の大きさに相
当する量増減可変し、この増減可変によりＤ／Ａ変換器
の前記毎周期の補正電圧信号を最適補正量の信号にして
ＰＬＬ制御のループフィルタ又はＶＣＯの入力側に補正
電圧として注入したため、構成部品の周囲温度に依存す
る温度変化、ばらつき及びバイアス電圧、基準電圧の調
整誤差等に基づ＜ＰＬＬＩＩ御の引込み誤差を、請求項
■の場合より迅速な応答で抑制して防止することができ
る。

【図面の簡単な説明】

第１図、第２図は本発明の同期検出回路の１実施例、他
の実施例それぞれのブロック図、第３図は電圧低下検出
装置のブロック図、第４図は第３図の検出装置に設けら
れる従来回路のブロック図、第５図（ａ）〜（ｆ）は第
４図の動作説明用のタイミングチャートである。 αＤ・・・ゼロクロス比較器、＠・・・ＥＸＯＲゲート
、αト・・分周器、圓・・・ＶＣＯ１αｌ・・・バイア
ス電源、ａη・・・ｌ’！−バスフィルタ、０８）・・
・加箕器、ａ■・・・基準電源、（２０）・・・位相誤
差検出回路、（２１）・・・カウンタ、（２２）−・・
Ｄ／Ａ変換器１、（２３）・・・演算器、（２４）・・
・オアゲート、（２５）　、　（２７）・・・アントゲ
−ト、（２６）・・・フリップフＱノブ。 代理人　　弁理士　　　藤１）龍太部 県 ― フ８ （！：ｏ’ｙロストＶ春 ｔゾＯ円トート ７分）１癖 ｃ　Ｏ ノぐイ７ズ嘴む胤 Ｉ７　・　　・　０−ｈ！スフイＩし７１８・・　艷１
勝 １９・・　球暉曳看、 ２０　・・　・　　イ責ＷＳつ１−ｄｔ二ψ９寥シ２１
　　　・カカ、７ ２２・・　％壷壊へ ２３　　　　像ｌ祐 箒 図 りＣ ２４・・・　λ了ｉｔ−・ト ２５．２６．、、−ｉフ、ｌ−’ｒ”８手２７・ ７１Ｊ−ノフーノＯゲノ０ 第　３　図 １　・・・Ｊｌｑ晴慢庄偵手、＄ｍ５−２　Ａ　、　、
　、　＠＄Ｒ＄を四詩−３＝−７１’レス生心」（ ４・・・メ七り ５　・・　　ｐ、＜八　竜、中ρＪズ、−トｌ縫９略 ８・・・　１１慢１４４号数１ ９・・・　友４噂）割 第 図 Ａ 第 図

Claims (2)

【特許請求の範囲】
1. （１）交流電源の電圧検出信号を波形整形して前記電圧
   検出信号と同じ周波数、位相の入力パルス信号を形成し
   、 前記入力パルス信号とＶＣＯの出力信号を分周して形成
   された帰還同期パルス信号とを位相比較して前記両パル
   ス信号の位相誤差の信号を形成し、前記位相誤差の信号
   の電圧を位相差オフセット用のバイアス電圧により調整
   してループフィルタに供給し、前記両パルス信号の位相
   の規定値からのずれに応じた積分電圧信号を形成し、 前記積分電圧信号に制御量オフセット用の基準電圧を加
   算して制御電圧信号を形成し、 前記制御電圧信号を前記ＶＣＯに供給して前記ＶＣＯの
   発振をＰＬＬ制御し、 前記ＶＣＯの出力信号を前記交流電源に同期したクロッ
   クパルス信号として形成し、 前記クロックパルス信号を分周して前記交流電源に同期
   した同相同期パルス信号及び前記帰還同期パルス信号を
   同期検出信号として形成する同期検出回路において、 前記入力パルス信号を基準にした前記同相同期パルス信
   号のパルスエッジの位相のずれから前記ＰＬＬ制御の引
   込み誤差の進み、遅れをくり返し検出する制御誤差検出
   手段と、 前記検出手段の検出結果の進み、遅れに応じて計数値が
   １だけ増、減又はその逆に変化するカウンタと、 前記計数値をアナログ変換して制御位相の補正電圧信号
   を形成し該電圧信号を前記ループフィルタ又は前記ＶＣ
   Ｏの入力側に注入するＤ／Ａ変換器と を備えたことを特徴とする同期検出回路。
2. （２）交流電源の電圧検出信号を波形整形して前記電圧
   検出信号と同じ周波数、位相の入力パルス信号を形成し
   、 前記入力パルス信号とＶＣＯの出力信号を分周して形成
   された帰還同期パルス信号とを位相比較して前記両パル
   ス信号の位相誤差の信号を形成し、前記位相誤差の信号
   の電圧を位相差オフセット用のバイアス電圧により調整
   してループフィルタに供給し、前記両パルス信号の位相
   の規定値からのずれに応じた積分電圧信号を形成し、 前記積分電圧信号に制御量オフセット用の基準電圧を加
   算して制御電圧信号を形成し、 前記制御電圧信号を前記ＶＣＯに供給して前記ＶＣＯの
   発振をＰＬＬ制御し、 前記ＶＣＯの出力信号を前記交流電源に同期したクロッ
   クパルス信号として形成し、 前記クロックパルス信号を分周して前記交流電源に同期
   した同相同期パルス信号及び前記帰還同期パルス信号を
   同期検出信号として形成する同期検出回路において、 前記入力パルス信号を基準にした前記同相同期パルス信
   号のパルスエッジの位相のずれから前記ＰＬＬ制御の引
   込み誤差の進み、遅れをくり返し検出する制御誤差検出
   手段と、 前記引込み誤差の大きさに相当する前記入力パルス信号
   、前記同相同期パルス信号のパルスエッジ間の幅のゲー
   トパルスを形成する計数ゲート手段と、 前記検出手段の検出結果の進み、遅れに応じてアップ計
   数、ダウン計数又はその逆に設定され前記ゲートパルス
   の期間前記クロックパルス信号を計数するカウンタと、 前記カウンタの計数値をアナログ変換して制御位相の補
   正電圧信号を形成し該電圧信号を前記ループフィルタ又
   は前記ＶＣＯの入力側に注入するＤ／Ａ変換器と を備えたことを特徴とする同期検出回路。