JPH04145500A

JPH04145500A - 音声合成装置

Info

Publication number: JPH04145500A
Application number: JP2268950A
Authority: JP
Inventors: Sadaji Takeuchi; 竹内　貞二
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-10-05
Filing date: 1990-10-05
Publication date: 1992-05-19
Anticipated expiration: 2015-07-12
Also published as: JP3064376B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は音声合成装置に関し、特に案内装置や音声時計
等のメツセージ音声を発生するのに適した音声編集合成
方式の音声合成装置に関する。

〔従来の技術〕

近年、ディジタル信号処理技術の発達と、半導体集積回
路の微細化技術の進歩により、音声合成用のＬＳＩが普
及してきた。

しかし、現状では、１チツプに内蔵された読出し専用記
憶回路（ＲＯＭ）を用いて音声合成が可能なメツセージ
の時間は、一般に数秒〜１分程度である。

そこで、見かけ上の音声合成時間を延長する一方法とし
て、音声の編集合成が行なわれる。

音声の編集合成とは、合成すべき文章（メツセージ）を
構成する部分（文節、単語、音節等）に分割してＲＯＭ
に記憶しておき、それらを編集して再度文章に戻すこと
により合成する方式である。

つまり、文章ごとに共通している部分を省略することに
より、記憶容量を増大したように見せる方式である。

たとえば、「きょうははれてず。」と「きょうはくもり
です。」という二つの文章のうち、「きょうは」と「で
す」という二つの文節が共通している。そこで、「きょ
うは」、「はれ」、「りもり」、「です」という四つの
文節の音声データを記憶し、共通している二つの文節の
一方を省略することにより、ＲＯＭを有効に利用するこ
とができる。

第７図は、従来の音声合成装置の一例を示すブロック図
である。

第７図において、従来の音声合成装置は、文節出力順テ
ーブルＲＯＭｌ０と、文節アドレステーブルＲＯＭ２と
、音声データＲＯＭ３と、文節出力順制御回路１４と、
アドレス制御回路５と、音声合成回路６と、スピーカ７
とから構成されている。

第８図は、文節出力順テーブルＲＯＭｌ０の内容を示す
図である。

第８図に示すように、文節出力順テーブルＲＯＭｌ０に
は、Ｒ１−Ｒ９の９個のメモリ領域に、それぞれ、対応
する９個の文章（メツセージ）を構成する文節のの出力
順序情報が記憶されている。

第９図は、文節アドレステーブルＲＯＭ２と、音声デー
タＲＯＭ３との関係を示す図である。

第９図に示すように、音声データＲＯＭ３には、Ｐ１〜
Ｐ６の６個のメモリ領域があり、それぞれに、メツセー
ジを構成する６種類の文節の音声データを記憶している
。

また、文節アドレステーブルＲＯＭ２は、音声データＲ
ＯＭ３のＰ１〜Ｐ６の６個のメモリ領域の先頭アドレス
をＱ１〜Ｑ６の６個のメモリ領域のそれぞれに記憶して
いる。

次に、従来の音声合成装置の動作について説明する。

ここで、「きょうははれのちくもりです。」という文章
を合成する例について説明する。

この場合、音声データＲＯＭ３のＰ１〜Ｐ６の６個のメ
モリ領域に記憶されている文節の音声データは、第９図
に示すような「きょうは」・・・「です」の６個である
と想定する。

まず、この音声合成装置のホスト制御装置、あるいは、
操作キーボード等の外部から、文節出力順制御回路１４
に文節出力順テーブルＲＯＭ　１０のメモリ領域Ｒ４を
選択する文章選択信号Ｓを入力する。

文節出力順制御回路１４は、文節出力順テーブルＲＯＭ
ｌ０のメモリ領域Ｒ４を選択する文節アドレステーブル
ＲＯＭ２のアドレスＱ１を読出す。そのアドレスＱ１が
示す音声データＲＯＭ３のＰ１領域の先頭アドレスをア
ドレス制御回路５に読出す。

アドレス制御回路５は、音声データＲＯＭ３のＰ１領域
から「きょうは」の音声データを音声合成回路６に順次
読出す。

音声合成回路６は、読出された音声データをアナログ音
声に変換し、スピーカ７に送出する。

その音声データの最後に附加されているエンドコードを
検出した場合は、音声合成回路６は、文節出力順制御回
路１４に、次の文節の選択を指示する次文節選択指示信
号Ｎを出力する。

次文節選択指示信号Ｎを受けると、文節出力順制御回路
１４は、文節出力順テーブルＲＯＭｌ０のメモリ領域Ｒ
４を選択する文節アドレステーブルＲＯＭ２の次のアド
レスＱ２を読出す。そのアドレスＱ２が示す音声データ
ＲＯＭ３のＰ２領域の先頭アドレスをアドレス制御回路
５に読出す。

アドレス制御回路５は、音声データＲＯＭ３のＰ２領域
から「はれ」の音声データを音声合成回路６に順次読出
す。

以下、同様にして、文節出力順テーブルＲＯＭ１０のメ
モリ領域Ｒ４を選択する文節アドレステーブルＲＯＭ２
のアドレスＱ５．Ｑ３．Ｑ６を順次読出し、それぞれの
アドレスに対応する音声データＲＯＭ３のＰ５．Ｐ３．
Ｐ６の音声データを順次音声合成回路６に読出し、アナ
ログ音声に変換し、スピーカ７に送出する。

最後に、文節出力順テーブルＲＯＭｌ０のメモリ領域Ｒ
４からエンドコードＥが出力されて、以上の処理が終了
するというものであった。

〔発明が解決しようとする課題〕

上述した従来の音声合成装置は、文節出力順テーブルの
構成が、対象とする文章ごとに文章を構成する文節を出
力順に配列したものであるため、文節出力順テーブルの
メモリ容量は、文章の数と、最長の文章の文節の数とを
乗したワード数に、コードの種類数を区別できるビット
長を乗した容量が必要であるという欠点があった。

たとえば、従来の例で示した例では、文意数９、最長文
章の文節数６（エンドコードＥを含む）であるので、５
４ワード必要である。また、コードの種類はＱ１〜Ｑ６
とエンドコードの７種類であるから、１ワード当り３ビ
ツト必要であるので、文節出力順テーブルの必要メモリ
容量は、１６２ビツトとなるという欠点があった。

〔課題を解決するための手段〕

本発明の音声合成装置は、共通部分と前記共通部分が共
通の発声順序を持つ複数の音声メツセージを前記メッセ
ージより短かい単位の音声データとして記憶する第一の
記憶回路と、前記音声データの先頭アドレスを記憶する第二の記憶回
路と、前記第二の記憶回路が出力する前記先頭アドレスにより
前記第一の記憶回路のアドレスを制御するアドレス制御
回路と、前記アドレス制御回路の制御により前記音声データを読
出し、音声を合成する音声合成回路と、前記メツセージを構成する全ての前記音声データの前記
共通の発声順序に対応する前記先頭アドレスの出力順序
情報と、前記出力順序情報の個々の前記メツセージにお
ける発声部分の前記先頭アドレスを出力指示する出力符
号と非発声部分の前記先頭アドレスを出力禁止する出力
禁止符号とを記憶する第三の記憶回路と、前記第三の記憶回路の書込読出および出力制御する先頭
アドレス出力順序制御回路とを有するものである。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の音声合成装置の一実施例を示すブロッ
ク図である。

第１図に示すように、本発明の音声合成装置は、文節出
力順序テーブルＲＯＭＩと、文節アドレステーブルＲＯ
Ｍ２と、音声データＲＯＭ３と、文節出力順序制御回路
４と、アドレス制御回路５と、音声合成回路６と、スピ
ーカ７とから構成されている。

第２図は、文節出力順序テーブルＲＯＭ１の内容を示す
図である。

第２図において、文節出力順序テーブルＲＯＭ１は、ア
ドレステーブル部１１と、文節選択テーブル部１２とか
ら構成されている。

アドレステーブル部１１は、対象とする全ての文章を構
成する全ての音声データの共通の発声順序に対応する、
文節アドレステーブルＲＯＭ２に記憶している先頭アド
レス出力順序情報を記憶するものである。

文節選択テーブル部１２は、Ｓ１〜Ｓ９の対象とする文
章ごとに、先頭アドレス出力順序情報のうち、発声する
文節を′　１′、発声しない文節を′０′と指定する文
節選択フラグを記憶するものである。

第３図は、文節出力順序制御回路４の構成を示すブロッ
ク図である。

第３図において、文節出力順序制御回路４は、アドレス
カウンタ４１と、レジスタ４２．４８と、セレクタ４３
と、論理和回路４４と、否定回路４５とから構成されて
いる。

文節出力順序テーブルＲＯＭ１と、文節出力順序制御回
路４以外の構成要素は、前述の従来の技術の例で示した
ものと共通部分であり、本発明に直接聞達するもの以外
は冗長とならないよう説明を省略する。

次に、本実施例の動作について説明する。

前述の従来の例と同様、「きょうははれのちくもりです
。」という文章を合成する例について説明する。

この場合も同様に、音声データＲＯＭ３のＰ１〜Ｐ６の
６個のメモリ領域に記憶されている文節の音声データは
、第９図に示すような「きょうは」・・・「です」の６
個であると想定する。

まず、この音声合成装置のホスト制御装置、あるいは、
操作キーボード等の外部から、文節出力順序制御回路４
に文節出力順序テーブルＲＯＭＩのメモリ領域Ｓ４を選
択する文章選択信号Ｓと、これを書込むための書込信号
Ｗとからなる制御信号を入力する。

文章選択信号Ｓは、書込信号Ｗにより、文節出力順序制
御回路４のレジスタ４２に格納される。

一方、書込信号Ｗは、アドレスカウンタ４１を０にリセ
ットする。

次に、アドレスカウンタ４１が指示する文節出力順序テ
ーブルＲＯＭＩの内容、すなわち、Ｓ４が出力される。

文節出力順序テーブルＲＯＭＩの文節選択テーブル部１
２の出力は、レジスタ４２の内容、すなわち、Ｓ４にし
たがって、セレクタ４３により選択される。

この場合、選択された文節選択フラグが′　１′である
ので、同時にアドレステーブル部１１から出力される文
節アドレステーブルＲＯＭ２のアドレスＱ１がレジスタ
４６に格納される。

レジスタ４６は、アドレスＱ１が指示する音声データＲ
ＯＭ３のメモリ領域Ｐ１の先頭アドレスを読出し、これ
をアドレス制御回路５に転送する。

次文節選択指示信号Ｎは、文節出力順序制御回路４のア
ドレスカウンタ４１の内容をインクリメント（＋１）す
る。

次に、以上と同様な処理を行ない、次の文節である「は
れ」の音声データを音声合成回路６に順次続出し発声さ
せる。

以上の処理を繰返すが、このとき、選択された文節選択
テーブル部１２の選択フラグが°０”である場合は、そ
の信号は否定回路４５と論理和回路４４を通り、アドレ
スカウンタ４１の内容をインクリメント（＋１）する。

その結果、文節出力順序テーブルＲＯＭＩの内容が出力
され、選択された文節選択フラグが１“になるまで、同
様の処理が繰返される。

アドレスカウンタ４１が９に達するまで、以上の一連の
処理が繰返されることにより、「きょうははれのちくも
りです。」というメンセージを発声することができる。

次に、本発明の第二の実施例について説明する。

第４図は、本発明の第二の実施例を示すブロック図であ
る。

第４図において、本実施例の音声合成装置は、文節出力
順序アドレステーブルＲＯＭ８と、これを制御する文節
出力順序アドレス制御回路９と、第−の実施例と同様な
音声データＲＯＭ３と、音声合成回路６と、スピーカ７
とから構成されている。

第一の実施例との相違点は、文節出力順序テーブルＲＯ
Ｍ１と、文節アドレステーブルＲＯＭ２と、文節出力順
序制御回路４と、アドレス制御回路５との代りに、文節
出力順序アドレステーブルＲＯＭ８と、文節出力順序ア
ドレス制御回路９を有することである。

第５図は、文節出力順序アドレステーブルＲＯＭ８の内
容を示す図である。

第５図において、文節出力順序アドレステーブルＲＯＭ
８は、アドレステーブル部８１と、文節選択テーブル部
１２とから構成されている。

アドレステーブル部８１は、第一の実施例における文節
アドレステーブルＲＯＭ２に記憶している先頭アドレス
の代りに音声データＲＯＭ３の出力順序情報を記憶する
ものである。

文節選択テーブル部１２は、第一の実施例の文節出力順
序テーブルＲＯＭＩのものと同じものである。

第６図は、文節出力順序アドレス制御回路９の構成を示
すブロック図である。

第６図において、文節出力順序アドレス制御回路９は、
アドレスカウンタ９１．９６と、レジスタ９２と、セレ
クタ９３と、論理和回路９４と、否定回路９５とから構
成されている。

第一の実施例における文節出力順序制御回路４との相違
点は、レジスタ４６の代りにアドレスカウンタ９６が用
いられていることである。

本実施例の動作における第一の実施例との相違点は、第
一の実施例における文節アドレステーブルＲＯＭ２に記
憶している先頭アドレスの代りに音声データＲＯＭ３の
に記憶している音声データを直接読出すことである。

本実施例は構成が簡素であり、また、音声データＲＯＭ
のアドレスのビット長が小さい場合は、文節出力順序テ
ーブルＲＯＭの容量を減少できるという利点がある。

〔発明の効果〕

以上説明したように、本発明の音声合成装置は、メツセ
ージを構成する文節の出力順序を指定する記憶回路の容
量を減少できるという効果がある。

たとえば、従来の例で示した例である、文章数９、最長
文章の文節数６（エンドコードＥを含む）の場合、コー
ドの種類は従来例と同様Ｑ１〜Ｑ６とエンドコードの７
種類であるから、１ワード当り３ビツト必要であり、ア
ドレス出力順序情報の必要容量は、したがって、９Ｘ３
＝２７ビツト、また、アドレス出力および出力禁止符号
を記憶する部分の必要容量は、９×９＝８１ビツト、合
計１０８ビツトとなり、従来例よりも５４ビツト削減で
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の文節出力順序テーブルＲＯＭの内容を示す図、
第３図は第１図の文節出力順序制御回路の構成を示すブ
ロック図、第４図は本発明の第二の実施例を示すブロッ
ク図、第５図は第４図の文節出力順序アドレステーブル
ＲＯＭの内容を示す図、第６図は第４図の文節出力順序
アドレス制御回路の構成を示すブロック図、第７図は従
来の音声合成装置の一例を示すブロック図、第８図は第
７図の文節出力順テーブルＲＯＭの内容を示す図、第９
図は文節アドレステーブルＲＯＭと音声データＲＯＭと
の関係を示す図である。１・・・文節出力順序テーブルＲＯＭ、２・・・文節ア
ドレステーブルＲＯＭ、３・・・音声データＲＯＭ。４・・・文節出力順序制御回路、５・・・アドレス制御
回路、６・・・音声合成回路、７・・・スピーカ７．８
・・・文節出力順序アドレステーブルＲＯＭ、９・・・
文節出力順序アドレス制御回路、１０・・・文節出力順
テーブルＲＯＭ、１１．８１・・・アドレステーブル部
、１２・・・文節選択テーブル部、１４・・・文節出力
順制御回路、４１，９１．９６・・・アドレスカウンタ
、４２．４６．９２・・・レジスタ、４３．９３・・・
セレクタ、４４．９４・・・論理和回路、４５．９５・
・・否定回路。

Claims

【特許請求の範囲】１、共通部分と前記共通部分が共通の発声順序を持つ複
数の音声メッセージを前記メッセージより短かい単位の
音声データとして記憶する第一の記憶回路と、前記音声データの先頭アドレスを記憶する第二の記憶回
路と、前記第二の記憶回路が出力する前記先頭アドレスにより
前記第一の記憶回路のアドレスを制御するアドレス制御
回路と、前記アドレス制御回路の制御により前記音声データを読
出し、音声を合成する音声合成回路と、前記メッセージを構成する全ての前記音声データの前記
共通の発声順序に対応する前記先頭アドレスの出力順序
情報と、前記出力順序情報の個々の前記メッセージにお
ける発声部分の前記先頭アドレスを出力指示する出力符
号と非発声部分の前記先頭アドレスを出力禁止する出力
禁止符号とを記憶する第三の記憶回路と、前記第三の記憶回路の書込読出および出力制御する先頭
アドレス出力順序制御回路とを有することを特徴とする
音声合成装置。２、前記第二の記憶回路は前記先頭アドレスと前記先頭
アドレスの出力順序情報とを記憶し、前記第三の記憶回
路の一部であることを特徴とする請求項１記載の音声合
成装置。