JPH04146590A - センスアンプ駆動回路 - Google Patents
センスアンプ駆動回路Info
- Publication number
- JPH04146590A JPH04146590A JP2270954A JP27095490A JPH04146590A JP H04146590 A JPH04146590 A JP H04146590A JP 2270954 A JP2270954 A JP 2270954A JP 27095490 A JP27095490 A JP 27095490A JP H04146590 A JPH04146590 A JP H04146590A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- current level
- transistor
- amplifier drive
- driving
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、センスアンプ駆動時のピーク電流を低減でき
、センスアンプの高感度かつ高速なセンス動作を可能に
するセンスアンプ駆動回路に関する。
、センスアンプの高感度かつ高速なセンス動作を可能に
するセンスアンプ駆動回路に関する。
従来、センスアンプ駆動回路としては第１１図に示すも
のがある。このセンスアンプ駆動回路は、ＮＭＯＳセン
スアンプのコモンソースの電位が電源電圧の２分の１の
電位１／２Ｖｃｃであるときに、センスアンプ駆動トラ
ンジスタ１００のゲート端子に、上記ＮＭＯＳセンスア
ンプを駆動することを表わす信号を受ける。すると、上
記センスアンプ駆動トランジスタ１００がオンして、上
記ＮＭＯＳセンスアンプのセンス動作が開始する。
のがある。このセンスアンプ駆動回路は、ＮＭＯＳセン
スアンプのコモンソースの電位が電源電圧の２分の１の
電位１／２Ｖｃｃであるときに、センスアンプ駆動トラ
ンジスタ１００のゲート端子に、上記ＮＭＯＳセンスア
ンプを駆動することを表わす信号を受ける。すると、上
記センスアンプ駆動トランジスタ１００がオンして、上
記ＮＭＯＳセンスアンプのセンス動作が開始する。
ところが、上記従来のセンスアンプ駆動回路では、上記
センスアンプ駆動Ｉ・ランンスタ１００がオンする瞬間
すなわち上記ＮＭＯＳセンスアンプのセンス開始時に、
第１２図に示すように上記センスアンプ駆動トランジス
タ１００にピーク電流か流れる。そして、このピーク電
流が流れることによって、上記センスアンプ駆動回路に
継ながる半導体装置の内部回路のグランド電位が上昇し
、上記内部回路に雑音等を生じる場合があるという問題
がある。また、一般にセンスアンプのセンス感度はセン
スアンプに流れる電流が大きいほど低下するので、上記
ピーク電流が流れることによって、上記ＮＭＯＳセンス
アンプのセンス開始時のセンス感度が低下するという問
題がある。ト記ピーク電流を抑えるためには、例えば上
記センスアンプ駆動トランジスタ１００のサイズを小さ
くするという方法がある。Ｉ７かし、上記センスアンプ
駆動トランジスタ１００のサイズを小さくすると、上Ｍ
Ｅ Ｎ Ｍ ＯＳセンスアンプのセンス動作に要する時
間か長くなるという問題を生じる。 そこで、本発明の目的は、センスアンプのセンス動作を
長引かせることなく、センス開始時のピーク電流を低減
できるセンスアンプ駆動回路を提供することにある。
センスアンプ駆動Ｉ・ランンスタ１００がオンする瞬間
すなわち上記ＮＭＯＳセンスアンプのセンス開始時に、
第１２図に示すように上記センスアンプ駆動トランジス
タ１００にピーク電流か流れる。そして、このピーク電
流が流れることによって、上記センスアンプ駆動回路に
継ながる半導体装置の内部回路のグランド電位が上昇し
、上記内部回路に雑音等を生じる場合があるという問題
がある。また、一般にセンスアンプのセンス感度はセン
スアンプに流れる電流が大きいほど低下するので、上記
ピーク電流が流れることによって、上記ＮＭＯＳセンス
アンプのセンス開始時のセンス感度が低下するという問
題がある。ト記ピーク電流を抑えるためには、例えば上
記センスアンプ駆動トランジスタ１００のサイズを小さ
くするという方法がある。Ｉ７かし、上記センスアンプ
駆動トランジスタ１００のサイズを小さくすると、上Ｍ
Ｅ Ｎ Ｍ ＯＳセンスアンプのセンス動作に要する時
間か長くなるという問題を生じる。 そこで、本発明の目的は、センスアンプのセンス動作を
長引かせることなく、センス開始時のピーク電流を低減
できるセンスアンプ駆動回路を提供することにある。
上記目的を達成するため、本発明のセンスアンプ駆動回
路は、制御端子に印加される信号によってオンオフして
、センスアンプのコモンソースをプルアップまたはプル
ダウンするセンスアンプ駆動トランジスタと、上記セン
スアンプ駆動ｌ・ランジスタに流れる電流量に対応した
電流量を検出して、この電流量を表わすセンスアンプ駆
動電流１ノベル信号を発生するセンスアンプ駆動電流レ
ベル検出部と、上記センスアンプ駆動トランジスタに流
す電流の上限値を設定する基準電流レベル信号を発生す
る基準電流レベル発生部と、上記基準電流レベル発生部
からの基準電流レベル信号と、上記センスアンプ１動電
流レベル検出部からのセンスアンプ駆動電流レベル信号
とを比較して、上記センスアンプ駆動トランジスタに流
れる電流量が上記基準電流１ノヘル信号が設定する上限
値を越えないように、」二組センスアンプ駆動トランジ
スタの制御端子に入力する信号を出力する比較回路とを
備えることを特徴と１．ている。
路は、制御端子に印加される信号によってオンオフして
、センスアンプのコモンソースをプルアップまたはプル
ダウンするセンスアンプ駆動トランジスタと、上記セン
スアンプ駆動ｌ・ランジスタに流れる電流量に対応した
電流量を検出して、この電流量を表わすセンスアンプ駆
動電流１ノベル信号を発生するセンスアンプ駆動電流レ
ベル検出部と、上記センスアンプ駆動トランジスタに流
す電流の上限値を設定する基準電流レベル信号を発生す
る基準電流レベル発生部と、上記基準電流レベル発生部
からの基準電流レベル信号と、上記センスアンプ１動電
流レベル検出部からのセンスアンプ駆動電流レベル信号
とを比較して、上記センスアンプ駆動トランジスタに流
れる電流量が上記基準電流１ノヘル信号が設定する上限
値を越えないように、」二組センスアンプ駆動トランジ
スタの制御端子に入力する信号を出力する比較回路とを
備えることを特徴と１．ている。
比較回路は、センスアンプ駆動電流１ノベル検出部から
のセンスアンプ駆動トランジスタに流れる電流量に対応
した電流量を表わすセンスアンプ駆動電流レベル信号ど
、基準電流１ノベル発生部からの上記センスアンプ駆動
トランジスタに流す電流の上限値を設定する基準電流ｌ
ノベル信号とを比較する。そして、この比較回路は、上
記比較結果に基づいて、上記センスアンプ駆動トランジ
スタに流れる電流量が上記基準電流レベル信号が設定す
る上限値を越えないように、上記センスアンプ駆動トラ
ンジスタの制御端子に入力する信号を出力する。このた
め、上記センスアンプ駆動トランジスタがオンする瞬間
に上記センスアンプ駆動トランジスタに流れるピーク電
流は上記上限値以下に制限されるので、上記センスアン
プ駆動トランジスタに継ながる半導体装置の内部回路の
グランド電位の上昇による雑音発生および上記センスア
ンプ駆動トランジスタに継ながるセンスアンプのセンス
感度の低下が防止される。
のセンスアンプ駆動トランジスタに流れる電流量に対応
した電流量を表わすセンスアンプ駆動電流レベル信号ど
、基準電流１ノベル発生部からの上記センスアンプ駆動
トランジスタに流す電流の上限値を設定する基準電流ｌ
ノベル信号とを比較する。そして、この比較回路は、上
記比較結果に基づいて、上記センスアンプ駆動トランジ
スタに流れる電流量が上記基準電流レベル信号が設定す
る上限値を越えないように、上記センスアンプ駆動トラ
ンジスタの制御端子に入力する信号を出力する。このた
め、上記センスアンプ駆動トランジスタがオンする瞬間
に上記センスアンプ駆動トランジスタに流れるピーク電
流は上記上限値以下に制限されるので、上記センスアン
プ駆動トランジスタに継ながる半導体装置の内部回路の
グランド電位の上昇による雑音発生および上記センスア
ンプ駆動トランジスタに継ながるセンスアンプのセンス
感度の低下が防止される。
以下、本発明を図示の実施例により詳細に説明する。
第１図は本発明のセンスアンプ駆動回路の第１の実施例
の概念図、第２図は上記実施例の回路図である。第１図
に示すように、上記実施例のセンスアンプ駆動回路は、
センスアンプ駆動トランジスタｌと、基準電流レベル発
生部２と、センスアンプ駆動電流レベル検出部３と、比
較回路４を備えている。また、第２図に示すように、上
記センスアンプ駆動トランジスタ１は、ＮＭＯＳセンス
アンプのコモンソースとグランドとの間に接続したトラ
ンジスタＴＲＩからなる。また、上記基準電流レベル発
生部２は、上記センスアンプ駆動トランジスタｌに流す
電流の上限値を設定するための基準電流レベル信号を、
電源電圧を抵抗ＲＩＲ２で分圧して取り出す。また、上
記センスアンプ駆動電流レベル検出部３が備えるトラン
ジスタＴＲ３のゲート端子は上記センスアンプ駆動トラ
ンジスタＩの制御端子としてのゲート端子に接続してい
る。上記トランジスタＴＲ３は、一端を上記ＮＭＯＳセ
ンスアンプのコモンソースに接続し、他端を抵抗Ｒ３を
介して接地している。したがって、上記センスアンプ駆
動電流レベル検出部３に流れる電流は、上記抵抗Ｒ３に
よる電圧降下の影響を除けば、上記センスアンプ駆動ト
ランジスタ１に流れる電流にほぼ比例する。すなわち、
上記センスアンプ駆動電流レベル検出部３は、上記セン
スアンプ駆動トランジスタ１に流れる電流をモニターし
ていることになる。こうして、上記センスアンプ駆動電
流レベル検出部３は、上記センスアンプ駆動トランジス
タ１に流れる電流量に対応した電流量を表わすセンスア
ンプ駆動電流レベル信号を、上記抵抗Ｒ３の電圧降下と
して取り出している。上記比較回路４は、１つの入力端
子を基準電流レベル信号線１２を介して上記抵抗Ｒ１と
抵抗Ｒ２の接続点に接続し、もう１つの入力端子を、セ
ンスアンプ駆動電流レベル信号線１３を介して上記トラ
ンジスタＴＲ３と抵抗Ｒ３の接続点に接続する一方、出
力端子を制御端子信号線１１を介して上記トランジスタ
ＴＲ３のゲート端子と上記トランジスタＴＲＩのゲート
端子に接続している。 上記構成において、上記比較回路４は、第３図に示すよ
うに、上記センスアンプ駆動電流レベル信号線１３の電
位が上記基準電流レベル信号線１２の電位Ｖ ＲＥＦを
越えないように、上記制御端子信号線１１の電位を制御
する。すなわち、上記比較回路４は、上記センスアンプ
駆動電流レベル信号と上記基準電流レベル信号との比較
結果に基づき、上記センスアンプ駆動トランジスタｌに
流れる電流量すなわちセンスアンプ駆動電流が上記基準
電流レベル信号が設定する上限値を越えないように、上
記センスアンプ駆動トランジスタ１のゲート端子に信号
を印加する。したがって、第３図に示すように、上記セ
ンスアンプ駆動トランジスタ１に流れるピーク電流を上
記上限値以下に制限できるので、上記センスアンプ駆動
トランジスタｌに継ながる半導体装置の内部回路のグラ
ンド電位の上昇による雑音発生を防止できると共に、上
記センスアンプ駆動トランジスタｌに継ながるＮＭＯＳ
センスアンプのセンス感度の低下を防止できる。 次に、第２の実施例の回路図を第４図に示す。 この実施例は、トランジスタＴＲ４１からなるセンスア
ンプ駆動トランジスタ４１と、トランジスタＴＲ４３と
抵抗Ｒ４３を備えるセンスアンプ駆動電流レベル検出部
４３と、トランジスタＴＲ４５、ＴＲ４６，ＴＲ４７，
ＴＲ４８，ＴＲ４０４を備える比較回路４４と、抵抗Ｒ
４１，Ｒ４２とトランジスタＴＲ４０２を備える基準電
流レベル発生部４２を備えている。上記トランジスタＴ
Ｒ４１の制御端子としてのゲート端子と上記トランジス
タＴＲ４３のゲート端子は、制御端子信号線４１！を介
して、上記トランジスタＴＲ４ＢとＴＲ４８の接続点に
接続している。また、上記トランジスタＴＲ４３と抵抗
Ｒ４３の接続点は、センスアンプ駆動電流レベル信号線
４１３を介して、上記トランジスタＴＲ４Ｂのゲートに
接続している。 更に、上記トランジスタＴＲ４７のゲート端子は、基準
電流レベル信号線４１２を介して、上記抵抗Ｒ４１とＲ
４２との接続点に接続している。また、上記実施例は、
上記基準電流レベル発生部４２と上記比較回路４４の動
作期間を設定するために、遅延回路とナントゲートとイ
ンバータを備える動作期間設定回路を備えている。そし
て、上記動作期間設定回路の出力線４１６は、上記基準
電流レベル発生部４２が備えるトランジスタＴＲ４０２
のゲート端子と比較回路４４が備えるトランジスタＴＲ
４０４のゲート端子とに接続している。また、上記動作
期間設定回路の出力線４１４は、上記制御端子信号線４
１１と電源の間に接続したトランジスタＴＲ４０５のゲ
ート端子に接続している。また、上記動作期間設定回路
の出力線４１５は、上記制御端子信号線４１１とグラン
ドとの間に接続したトランジスタＴＲ４０６のゲート端
子に接続している。 上記構成において、上記比較回路４４は、上記センスア
ンプ駆動電流レベル信号線４１３の電位が上記基準電流
レベル信号線４１２の電位によって定まる電位を越えな
いように、上記制御端子信号線４１１の電位を制御する
。すなわち、上記比較回路４４は、上記センスアンプ駆
動電流レベル検出部４３からの上記センスアンプ駆動ト
ランジスタ４１に流れる電流量に対応した電流量を表わ
すセンスアンプ駆動電流レベル信号と、上記基準電流レ
ベル発生部４２からの上記センスアンプ駆動トランジス
タ４１に流す電流の上限値を設定する基準電流レベル信
号とを比較する。そして、上記比較回路４４は、上記比
較結果にもとすいて、上記センスアンプ駆動トランジス
タ４１に流れる電流量が上記基準電流レベル信号が設定
する上限値を越えないように、上記センスアンプ駆動ト
ランジスタ４１のゲート端子に入力する信号を出力する
。したがって、上記センスアンプ駆動トランジスタ４１
に流れるピーク電流を上記上限値以下に制限できるので
、上記センスアンプ駆動トランジスタ４１に継ながる半
導体装置の内部回路のグランド電位の上昇による雑音発
生を防止できると共に、上記センスアンプ駆動トランジ
スタ４１に継ながるＮＭＯＳセンスアンプのセンス感度
の低下を防止できる。その上、上記実施例では、上記動
作期間設定回路が、第５図に示すように上記出力線４１
６の電位を制御して、上記基準電流レベル発生部４２お
よび比較回路４４が動作する期間を、上記ＮＭＯＳセン
スアンプのセンス動作が開始してからのある一定期間に
限定する。したかって、上記基準電流レベル発生部４２
および比較回路４４が消費する電流を低減でき、消費電
力を低減できる。 次に、第３の実施例を第６図に示す。また、この実施例
の動作波形を第７図に示す。第６図に示すように、この
実施例は、ＰＭＯＳセンスアンプのコモンソースに接続
され、上記ＰＭＯＳセンスアンプを駆動するＰＭＯＳセ
ンスアンプ駆動回路と、Ｎ Ｍ ＯＳセンスアンプのコ
モンソースに接続され、上記ＮＭＯＳセンスアンプを駆
動するＮＭＯＳセンスアンプ駆動回路とからなる。上記
ＰＭＯＳセンスアンプは、センスアンプ駆動トランジス
タ７１と、センスアンプ駆動電流レベル検出部７３と、
比較回路７４と、基準電流レベル発生部７２と、遅延回
路を有する動作期間設定回路を備えている。また、上記
ＮＭＯＳセンスアンプは、センスアンプ駆動トランジス
タ６１と、センスアンプ駆動電流レベル検出部６３と、
比較回路６４と、基準電流レベル発生部６２と、遅延回
路を有する動作期間設定回路を備えている。上記実施例
のように、本発明は、ＮＭＯＳセンスアンプ駆動回路だ
けでなく、ＰＭＯＳセンスアンプ駆動回路にも適用でき
る。そして、上記実施例では、上記ＮＭＯＳセンスアン
プのセンス動作開始時および上記ＰＭＯＳセンスアンプ
のセンス動作開始時の両方におけるピーク電流を制限で
きる。このため、上記ピーク電流を低減するために上記
ＮＭＯＳセンスアンプのセンス動作の開始時刻と上記Ｐ
ＭＯＳセンスアンプのセンス動作の開始時刻をずらす必
要がなくなる。したがって、上記ＮＭＯＳセンスアンプ
のセンス動作と上記ＰＭＯＳセンスアンプのセンス動作
を同時に開始することができ、上シ己ＮＭＯＳセンスア
ンプとＰＭＯＳセンスアンプからなるセンスアンプのセ
ンス動作を短時間に完了できる。 また、上記第２の実施例と第３の実施例では、比較回路
が比較する２つの入力信号に対する上記比較回路のバラ
ンスが均等であっても不均等であってもよい。 尚、上記第１．第２．第３の実施例では、基準電流レベ
ル発生部は電源電圧を抵抗分割して、基準電流レベル信
号を発生したが、上記基準電流レベル信号の発生手段と
しては、上記抵抗分割に限らず、適当な基準電流レベル
を発生できるものであればよい。第８．９．１０図に上
記基準電流レベル発生部の他の例を示す。また、上記第
１．第２．第３の実施例では、センスアンプ駆動トラン
ジスタとしてＭｏＳトランジスタを用いたが、ＭＯＳ）
ランジスタに替えてバイポーラトランジスタを用いても
よい。この場合、制御端子としてはベース端子を用いる
。
の概念図、第２図は上記実施例の回路図である。第１図
に示すように、上記実施例のセンスアンプ駆動回路は、
センスアンプ駆動トランジスタｌと、基準電流レベル発
生部２と、センスアンプ駆動電流レベル検出部３と、比
較回路４を備えている。また、第２図に示すように、上
記センスアンプ駆動トランジスタ１は、ＮＭＯＳセンス
アンプのコモンソースとグランドとの間に接続したトラ
ンジスタＴＲＩからなる。また、上記基準電流レベル発
生部２は、上記センスアンプ駆動トランジスタｌに流す
電流の上限値を設定するための基準電流レベル信号を、
電源電圧を抵抗ＲＩＲ２で分圧して取り出す。また、上
記センスアンプ駆動電流レベル検出部３が備えるトラン
ジスタＴＲ３のゲート端子は上記センスアンプ駆動トラ
ンジスタＩの制御端子としてのゲート端子に接続してい
る。上記トランジスタＴＲ３は、一端を上記ＮＭＯＳセ
ンスアンプのコモンソースに接続し、他端を抵抗Ｒ３を
介して接地している。したがって、上記センスアンプ駆
動電流レベル検出部３に流れる電流は、上記抵抗Ｒ３に
よる電圧降下の影響を除けば、上記センスアンプ駆動ト
ランジスタ１に流れる電流にほぼ比例する。すなわち、
上記センスアンプ駆動電流レベル検出部３は、上記セン
スアンプ駆動トランジスタ１に流れる電流をモニターし
ていることになる。こうして、上記センスアンプ駆動電
流レベル検出部３は、上記センスアンプ駆動トランジス
タ１に流れる電流量に対応した電流量を表わすセンスア
ンプ駆動電流レベル信号を、上記抵抗Ｒ３の電圧降下と
して取り出している。上記比較回路４は、１つの入力端
子を基準電流レベル信号線１２を介して上記抵抗Ｒ１と
抵抗Ｒ２の接続点に接続し、もう１つの入力端子を、セ
ンスアンプ駆動電流レベル信号線１３を介して上記トラ
ンジスタＴＲ３と抵抗Ｒ３の接続点に接続する一方、出
力端子を制御端子信号線１１を介して上記トランジスタ
ＴＲ３のゲート端子と上記トランジスタＴＲＩのゲート
端子に接続している。 上記構成において、上記比較回路４は、第３図に示すよ
うに、上記センスアンプ駆動電流レベル信号線１３の電
位が上記基準電流レベル信号線１２の電位Ｖ ＲＥＦを
越えないように、上記制御端子信号線１１の電位を制御
する。すなわち、上記比較回路４は、上記センスアンプ
駆動電流レベル信号と上記基準電流レベル信号との比較
結果に基づき、上記センスアンプ駆動トランジスタｌに
流れる電流量すなわちセンスアンプ駆動電流が上記基準
電流レベル信号が設定する上限値を越えないように、上
記センスアンプ駆動トランジスタ１のゲート端子に信号
を印加する。したがって、第３図に示すように、上記セ
ンスアンプ駆動トランジスタ１に流れるピーク電流を上
記上限値以下に制限できるので、上記センスアンプ駆動
トランジスタｌに継ながる半導体装置の内部回路のグラ
ンド電位の上昇による雑音発生を防止できると共に、上
記センスアンプ駆動トランジスタｌに継ながるＮＭＯＳ
センスアンプのセンス感度の低下を防止できる。 次に、第２の実施例の回路図を第４図に示す。 この実施例は、トランジスタＴＲ４１からなるセンスア
ンプ駆動トランジスタ４１と、トランジスタＴＲ４３と
抵抗Ｒ４３を備えるセンスアンプ駆動電流レベル検出部
４３と、トランジスタＴＲ４５、ＴＲ４６，ＴＲ４７，
ＴＲ４８，ＴＲ４０４を備える比較回路４４と、抵抗Ｒ
４１，Ｒ４２とトランジスタＴＲ４０２を備える基準電
流レベル発生部４２を備えている。上記トランジスタＴ
Ｒ４１の制御端子としてのゲート端子と上記トランジス
タＴＲ４３のゲート端子は、制御端子信号線４１！を介
して、上記トランジスタＴＲ４ＢとＴＲ４８の接続点に
接続している。また、上記トランジスタＴＲ４３と抵抗
Ｒ４３の接続点は、センスアンプ駆動電流レベル信号線
４１３を介して、上記トランジスタＴＲ４Ｂのゲートに
接続している。 更に、上記トランジスタＴＲ４７のゲート端子は、基準
電流レベル信号線４１２を介して、上記抵抗Ｒ４１とＲ
４２との接続点に接続している。また、上記実施例は、
上記基準電流レベル発生部４２と上記比較回路４４の動
作期間を設定するために、遅延回路とナントゲートとイ
ンバータを備える動作期間設定回路を備えている。そし
て、上記動作期間設定回路の出力線４１６は、上記基準
電流レベル発生部４２が備えるトランジスタＴＲ４０２
のゲート端子と比較回路４４が備えるトランジスタＴＲ
４０４のゲート端子とに接続している。また、上記動作
期間設定回路の出力線４１４は、上記制御端子信号線４
１１と電源の間に接続したトランジスタＴＲ４０５のゲ
ート端子に接続している。また、上記動作期間設定回路
の出力線４１５は、上記制御端子信号線４１１とグラン
ドとの間に接続したトランジスタＴＲ４０６のゲート端
子に接続している。 上記構成において、上記比較回路４４は、上記センスア
ンプ駆動電流レベル信号線４１３の電位が上記基準電流
レベル信号線４１２の電位によって定まる電位を越えな
いように、上記制御端子信号線４１１の電位を制御する
。すなわち、上記比較回路４４は、上記センスアンプ駆
動電流レベル検出部４３からの上記センスアンプ駆動ト
ランジスタ４１に流れる電流量に対応した電流量を表わ
すセンスアンプ駆動電流レベル信号と、上記基準電流レ
ベル発生部４２からの上記センスアンプ駆動トランジス
タ４１に流す電流の上限値を設定する基準電流レベル信
号とを比較する。そして、上記比較回路４４は、上記比
較結果にもとすいて、上記センスアンプ駆動トランジス
タ４１に流れる電流量が上記基準電流レベル信号が設定
する上限値を越えないように、上記センスアンプ駆動ト
ランジスタ４１のゲート端子に入力する信号を出力する
。したがって、上記センスアンプ駆動トランジスタ４１
に流れるピーク電流を上記上限値以下に制限できるので
、上記センスアンプ駆動トランジスタ４１に継ながる半
導体装置の内部回路のグランド電位の上昇による雑音発
生を防止できると共に、上記センスアンプ駆動トランジ
スタ４１に継ながるＮＭＯＳセンスアンプのセンス感度
の低下を防止できる。その上、上記実施例では、上記動
作期間設定回路が、第５図に示すように上記出力線４１
６の電位を制御して、上記基準電流レベル発生部４２お
よび比較回路４４が動作する期間を、上記ＮＭＯＳセン
スアンプのセンス動作が開始してからのある一定期間に
限定する。したかって、上記基準電流レベル発生部４２
および比較回路４４が消費する電流を低減でき、消費電
力を低減できる。 次に、第３の実施例を第６図に示す。また、この実施例
の動作波形を第７図に示す。第６図に示すように、この
実施例は、ＰＭＯＳセンスアンプのコモンソースに接続
され、上記ＰＭＯＳセンスアンプを駆動するＰＭＯＳセ
ンスアンプ駆動回路と、Ｎ Ｍ ＯＳセンスアンプのコ
モンソースに接続され、上記ＮＭＯＳセンスアンプを駆
動するＮＭＯＳセンスアンプ駆動回路とからなる。上記
ＰＭＯＳセンスアンプは、センスアンプ駆動トランジス
タ７１と、センスアンプ駆動電流レベル検出部７３と、
比較回路７４と、基準電流レベル発生部７２と、遅延回
路を有する動作期間設定回路を備えている。また、上記
ＮＭＯＳセンスアンプは、センスアンプ駆動トランジス
タ６１と、センスアンプ駆動電流レベル検出部６３と、
比較回路６４と、基準電流レベル発生部６２と、遅延回
路を有する動作期間設定回路を備えている。上記実施例
のように、本発明は、ＮＭＯＳセンスアンプ駆動回路だ
けでなく、ＰＭＯＳセンスアンプ駆動回路にも適用でき
る。そして、上記実施例では、上記ＮＭＯＳセンスアン
プのセンス動作開始時および上記ＰＭＯＳセンスアンプ
のセンス動作開始時の両方におけるピーク電流を制限で
きる。このため、上記ピーク電流を低減するために上記
ＮＭＯＳセンスアンプのセンス動作の開始時刻と上記Ｐ
ＭＯＳセンスアンプのセンス動作の開始時刻をずらす必
要がなくなる。したがって、上記ＮＭＯＳセンスアンプ
のセンス動作と上記ＰＭＯＳセンスアンプのセンス動作
を同時に開始することができ、上シ己ＮＭＯＳセンスア
ンプとＰＭＯＳセンスアンプからなるセンスアンプのセ
ンス動作を短時間に完了できる。 また、上記第２の実施例と第３の実施例では、比較回路
が比較する２つの入力信号に対する上記比較回路のバラ
ンスが均等であっても不均等であってもよい。 尚、上記第１．第２．第３の実施例では、基準電流レベ
ル発生部は電源電圧を抵抗分割して、基準電流レベル信
号を発生したが、上記基準電流レベル信号の発生手段と
しては、上記抵抗分割に限らず、適当な基準電流レベル
を発生できるものであればよい。第８．９．１０図に上
記基準電流レベル発生部の他の例を示す。また、上記第
１．第２．第３の実施例では、センスアンプ駆動トラン
ジスタとしてＭｏＳトランジスタを用いたが、ＭＯＳ）
ランジスタに替えてバイポーラトランジスタを用いても
よい。この場合、制御端子としてはベース端子を用いる
。
以上の説明より明らかなように、本発明のセンスアンプ
駆動回路は、センスアンプ駆動電流レベル検出部からの
センスアンプ駆動トランジスタに流れる電流量に対応す
る電流量を表わすセンスアンプ駆動電流レベル信号と、
基準電流レベル発生部からの上記センスアンプ駆動トラ
ンジスタに流す電流の上限値を設定する基準電流レベル
信号とを比較する比較回路が、上記センスアンプ駆動ト
ランジスタに流れる電流量が上記基準電流レベル信号が
設定する上限値を越えないように、上記センスアンプ駆
動トランジスタの制御端子に入力する信号を出力するの
で、上記センスアンプ駆動トランジスタがオンする瞬間
に上記センスアンプ駆動トランジスタに流れるピーク電
流を上記上限値以下に制限することができ、上記センス
アンプ駆動トランジスタに継ながる半導体装置の内部回
路のグランド電位の上昇による雑音発生を防止できると
共に、上記センスアンプ駆動トランジスタに継ながるセ
ンスアンプのセンス感度の低下を防止できる。
駆動回路は、センスアンプ駆動電流レベル検出部からの
センスアンプ駆動トランジスタに流れる電流量に対応す
る電流量を表わすセンスアンプ駆動電流レベル信号と、
基準電流レベル発生部からの上記センスアンプ駆動トラ
ンジスタに流す電流の上限値を設定する基準電流レベル
信号とを比較する比較回路が、上記センスアンプ駆動ト
ランジスタに流れる電流量が上記基準電流レベル信号が
設定する上限値を越えないように、上記センスアンプ駆
動トランジスタの制御端子に入力する信号を出力するの
で、上記センスアンプ駆動トランジスタがオンする瞬間
に上記センスアンプ駆動トランジスタに流れるピーク電
流を上記上限値以下に制限することができ、上記センス
アンプ駆動トランジスタに継ながる半導体装置の内部回
路のグランド電位の上昇による雑音発生を防止できると
共に、上記センスアンプ駆動トランジスタに継ながるセ
ンスアンプのセンス感度の低下を防止できる。
第１図は本発明のセンスアンプ駆動回路の第１の実施例
の概念図、第２図は上記実施例の回路図、第３図は上記
実施例の動作波形図、第４図は本発明の第２の実施例の
回路図、第５図は上記実施例の動作波形図、第６図は本
発明の第３の実施例の回路図、第７図は上記実施例の動
作波形図、第８゜９．１０図は本発明のセンスアンプ駆
動回路の基準電流レベル発生部の一例を示す図、第１１
図は従来のセンスアンプ駆動回路の回路図、第１２図は
従来のセンスアンプ駆動回路の動作波形図である。 １．４１，６１，７１，１００・・・センスアンプ駆動
トランジスタ、 ２．４２，６２．７２・・・基準電流レベル発生部、３
．４３，６３．７３・・・センスアンプ駆動電流レベル
検出部、 ４．４４，６４．７４−・比較回路、 １１．４１１・・制御端子信号線、 １２．４１２．・・・基準電流レベル信号線、１３．４
１３・・・センスアンプ駆動電流レベル信号線。
の概念図、第２図は上記実施例の回路図、第３図は上記
実施例の動作波形図、第４図は本発明の第２の実施例の
回路図、第５図は上記実施例の動作波形図、第６図は本
発明の第３の実施例の回路図、第７図は上記実施例の動
作波形図、第８゜９．１０図は本発明のセンスアンプ駆
動回路の基準電流レベル発生部の一例を示す図、第１１
図は従来のセンスアンプ駆動回路の回路図、第１２図は
従来のセンスアンプ駆動回路の動作波形図である。 １．４１，６１，７１，１００・・・センスアンプ駆動
トランジスタ、 ２．４２，６２．７２・・・基準電流レベル発生部、３
．４３，６３．７３・・・センスアンプ駆動電流レベル
検出部、 ４．４４，６４．７４−・比較回路、 １１．４１１・・制御端子信号線、 １２．４１２．・・・基準電流レベル信号線、１３．４
１３・・・センスアンプ駆動電流レベル信号線。
Claims (1)
- （１）制御端子に印加される信号によってオンオフして
、センスアンプのコモンソースをプルアップまたはプル
ダウンするセンスアンプ駆動トランジスタと、 上記センスアンプ駆動トランジスタに流れる電流量に対
応した電流量を検出して、この電流量を表わすセンスア
ンプ駆動電流レベル信号を発生するセンスアンプ駆動電
流レベル検出部と、 上記センスアンプ駆動トランジスタに流す電流の上限値
を設定する基準電流レベル信号を発生する基準電流レベ
ル発生部と、 上記基準電流レベル発生部からの基準電流レベル信号と
、上記センスアンプ駆動電流レベル検出部からのセンス
アンプ駆動電流レベル信号とを比較して、上記センスア
ンプ駆動トランジスタに流れる電流量が上記基準電流レ
ベル信号が設定する上限値を越えないように、上記セン
スアンプ駆動トランジスタの制御端子に入力する信号を
出力する比較回路とを備えることを特徴とするセンスア
ンプ駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2270954A JPH04146590A (ja) | 1990-10-08 | 1990-10-08 | センスアンプ駆動回路 |
| US07/772,914 US5175451A (en) | 1990-10-08 | 1991-10-08 | Biasing circuit for sense amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2270954A JPH04146590A (ja) | 1990-10-08 | 1990-10-08 | センスアンプ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04146590A true JPH04146590A (ja) | 1992-05-20 |
Family
ID=17493336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2270954A Pending JPH04146590A (ja) | 1990-10-08 | 1990-10-08 | センスアンプ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04146590A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019061733A (ja) * | 2017-09-27 | 2019-04-18 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | センシング動作を一定に制御するビットラインセンスアンプを含むメモリ装置 |
-
1990
- 1990-10-08 JP JP2270954A patent/JPH04146590A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019061733A (ja) * | 2017-09-27 | 2019-04-18 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | センシング動作を一定に制御するビットラインセンスアンプを含むメモリ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5175451A (en) | Biasing circuit for sense amplifier | |
| US5828245A (en) | Driver circuit including amplifier operated in a switching mode | |
| KR100732353B1 (ko) | 자동 버스트모드 동작을 갖는 스위칭 파워서플라이의제어모듈회로 | |
| US5530640A (en) | IC substrate and boosted voltage generation circuits | |
| US5659241A (en) | DC/DC converter and audio device incorporating the same | |
| JPH03154422A (ja) | パワー・オン・リセット回略 | |
| JPH05120873A (ja) | ダイナミツクｒａｍ | |
| JPH11224131A (ja) | ボルテージ・レギュレータ | |
| JP2785732B2 (ja) | 電源降圧回路 | |
| JP2008276742A (ja) | パラメータ制御回路およびその方法 | |
| HK1002245B (en) | Start circuit for a power supply control integrated circuit | |
| JPH08203281A (ja) | 半導体装置 | |
| KR920004733B1 (ko) | 모터구동용 전원장치 | |
| JP3724048B2 (ja) | Ｌ負荷駆動装置 | |
| US5747890A (en) | Power supply switch reference circuitry | |
| US11695338B2 (en) | Semiconductor integrated circuit for a regulator for forming a low current consumption type DC power supply device | |
| JP2001016084A (ja) | リセット回路 | |
| US6459329B1 (en) | Power supply auxiliary circuit | |
| US20020181310A1 (en) | Semiconductor memory device internal voltage generator and internal voltage generating method | |
| JPH04150109A (ja) | 半導体装置の出力回路 | |
| JP3296079B2 (ja) | バイアス回路 | |
| JP3779403B2 (ja) | 半導体メモリ装置の電圧昇圧回路 | |
| JP2752796B2 (ja) | スイッチング電源回路 | |
| JPH104342A (ja) | スイッチ駆動回路 | |
| JP2002258956A (ja) | 電圧制御回路 |