JPH04146665A - 抵抗素子 - Google Patents
抵抗素子Info
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- JPH04146665A JPH04146665A JP2271532A JP27153290A JPH04146665A JP H04146665 A JPH04146665 A JP H04146665A JP 2271532 A JP2271532 A JP 2271532A JP 27153290 A JP27153290 A JP 27153290A JP H04146665 A JPH04146665 A JP H04146665A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、不純物拡散層で形成した抵抗素子に関するも
のである。
のである。
本発明は、上記の様な抵抗素子において、電位固定した
反対導電型領域内に抵抗部を形成すると共に電位固定し
た導体膜で抵抗部を覆うことによって、微細化が可能で
しかも抵抗値が安定である様にしたものである。
反対導電型領域内に抵抗部を形成すると共に電位固定し
た導体膜で抵抗部を覆うことによって、微細化が可能で
しかも抵抗値が安定である様にしたものである。
ＤＲＡＭやＳＲＡＭのダウンコンバータ等に用いる抵抗
素子として、従来は、ゲート配線や不純物拡散層を引き
回して抵抗値が数百Ωの抵抗素子を形成していた。しか
しこの様な抵抗素子は、広い面積を必要とし、微細化に
適していない。
素子として、従来は、ゲート配線や不純物拡散層を引き
回して抵抗値が数百Ωの抵抗素子を形成していた。しか
しこの様な抵抗素子は、広い面積を必要とし、微細化に
適していない。
そこで、ＬＤＤ構造のトランジスタ用のＮ−拡散層の形
成と同時に、第４図に示す様に、Ｐ型のＳｉ基板１１の
うちでトランジスタ領域以外にもＮ拡散層１２を形成し
、本来的に抵抗率が高いこのＮ−拡散層１２を抵抗素子
として用いる方法もあった。
成と同時に、第４図に示す様に、Ｐ型のＳｉ基板１１の
うちでトランジスタ領域以外にもＮ拡散層１２を形成し
、本来的に抵抗率が高いこのＮ−拡散層１２を抵抗素子
として用いる方法もあった。
第５図は、この様な抵抗素子及びＬＤＤ構造のトランジ
スタの製造工程を示している。この製造工程では、第５
Ａ図に示す様に、Ｓｉ基板１１０表面にゲート絶縁膜と
してのＳｉｎｇ膜１３膜形３する。
スタの製造工程を示している。この製造工程では、第５
Ａ図に示す様に、Ｓｉ基板１１０表面にゲート絶縁膜と
してのＳｉｎｇ膜１３膜形３する。
そして、ＳｉＯ□膜１３上にタングステンポリサイド膜
１４等から成るゲート電極をパターニングし、このタン
グステンポリサイド膜１４をマスクにして不純物１５を
Ｓｉ基板１１に低濃度にイオン注入する。
１４等から成るゲート電極をパターニングし、このタン
グステンポリサイド膜１４をマスクにして不純物１５を
Ｓｉ基板１１に低濃度にイオン注入する。
すると、第５Ｂ図に示す様に、Ｎ−拡散層１６がＮ−拡
散層１２と同時に形成される。その後、タングステンポ
リサイド膜１４の側壁を５ｉｎｔ膜１７で形成し、これ
らのタングステンポリサイド膜１４とＳｉＯ２膜１７と
をマスクにしてＮ゛拡散層（図示せず）を形成する。
散層１２と同時に形成される。その後、タングステンポ
リサイド膜１４の側壁を５ｉｎｔ膜１７で形成し、これ
らのタングステンポリサイド膜１４とＳｉＯ２膜１７と
をマスクにしてＮ゛拡散層（図示せず）を形成する。
ところが、例えばＤＲＡＭの場合は、Ｐ型のＳｉ基板１
１に基板バイアスが印加されており、この基板バイアス
は電源電圧の変動に伴って変動する。
１に基板バイアスが印加されており、この基板バイアス
は電源電圧の変動に伴って変動する。
この結果、Ｎ−拡散層１２とＰ型のＳｉ基板１１との接
合部における空乏層１８の幅も変動し、Ｎ拡散層１２の
抵抗値も変動する。
合部における空乏層１８の幅も変動し、Ｎ拡散層１２の
抵抗値も変動する。
また、５ｉＯｚ膜１７から成る側壁を形成するためのこ
のＳｉＯ２膜１７のエッチハック時に、第５Ｂ図に示す
様にＳｉ基板１１の表面も削られる。このため、Ｎ−拡
散層１２も浅くなり、Ｓｉ基板１１の削れ量のばらつき
によって、Ｎ−拡散層１２の抵抗値もばらつく。
のＳｉＯ２膜１７のエッチハック時に、第５Ｂ図に示す
様にＳｉ基板１１の表面も削られる。このため、Ｎ−拡
散層１２も浅くなり、Ｓｉ基板１１の削れ量のばらつき
によって、Ｎ−拡散層１２の抵抗値もばらつく。
従って、第４図に示したー従来例では、安定な抵抗値を
得ることができない。
得ることができない。
本発明による抵抗素子では、電位固定された第１導電型
領域２２内に、不純物濃度が相対的に低い第２導電型領
域１２から成る抵抗部と、不純物濃度が相対的に高い第
２導電型領域２３から成るコンタクト部とが形成されて
おり、電位固定された導体膜２５が絶縁膜２４を介して
前記抵抗部を覆っている。
領域２２内に、不純物濃度が相対的に低い第２導電型領
域１２から成る抵抗部と、不純物濃度が相対的に高い第
２導電型領域２３から成るコンタクト部とが形成されて
おり、電位固定された導体膜２５が絶縁膜２４を介して
前記抵抗部を覆っている。
本発明による抵抗素子では、抵抗部の不純物濃度がコン
タクト部の不純物濃度よりも低いので、抵抗部の抵抗率
が高い。
タクト部の不純物濃度よりも低いので、抵抗部の抵抗率
が高い。
しかも、抵抗部を構成している第２導電型領域１２は、
電位固定された第１導電型領域２２内にあり、且つ電位
固定された導体膜２５で絶縁膜２４を介して覆われてい
る。従って、抵抗部は外部の電位変動の影響を受けにく
い。
電位固定された第１導電型領域２２内にあり、且つ電位
固定された導体膜２５で絶縁膜２４を介して覆われてい
る。従って、抵抗部は外部の電位変動の影響を受けにく
い。
以下、本発明の一実施例を、第１図〜第３図を参照しな
がら説明する。
がら説明する。
第１図が、本実施例を示している。本実施例では、Ｐ型
のＳｉ基板１１にＮウェル２１が形成されており、この
Ｎウェル２１中にＰウェル２２が形成されている。また
、Ｐウェル２２中には、Ｎ拡散層１２と、このＮ−拡散
層１２の両端部に位置するＮ゛拡散層２３とが形成され
ている。
のＳｉ基板１１にＮウェル２１が形成されており、この
Ｎウェル２１中にＰウェル２２が形成されている。また
、Ｐウェル２２中には、Ｎ拡散層１２と、このＮ−拡散
層１２の両端部に位置するＮ゛拡散層２３とが形成され
ている。
Ｓｉ基板１１の表面は絶縁膜２４に覆われており、この
絶縁膜２４上にはＮ−拡散層１２を覆う様に導体膜２５
が形成されている。また、導体膜２５は絶縁膜２６に覆
われており、Ｎ゛拡散層２３に達するコンタクト孔２７
が絶縁膜２４．２６に開孔されている。
絶縁膜２４上にはＮ−拡散層１２を覆う様に導体膜２５
が形成されている。また、導体膜２５は絶縁膜２６に覆
われており、Ｎ゛拡散層２３に達するコンタクト孔２７
が絶縁膜２４．２６に開孔されている。
Ｎ゛拡散層２３には、コンタクト孔２７を介して配線（
図示せず）が接続される。従って、Ｎ−拡散層１２が抵
抗部になっており、Ｎ゛拡散層２３がコンタクト部にな
っている。
図示せず）が接続される。従って、Ｎ−拡散層１２が抵
抗部になっており、Ｎ゛拡散層２３がコンタクト部にな
っている。
Ｐ型のＳｉ基板１１は既述の様に基板バイアスが印加さ
れており、Ｐウェル２２は導体膜２５と共に接地されて
いる。Ｎウェル２１は、互いに電位が異なるＰ型のＳｉ
基板１１とＰウェル２２とを電気的に分離するためのも
のであるが、浮遊状態を回避するために■ｃＣに電位固
定されている。
れており、Ｐウェル２２は導体膜２５と共に接地されて
いる。Ｎウェル２１は、互いに電位が異なるＰ型のＳｉ
基板１１とＰウェル２２とを電気的に分離するためのも
のであるが、浮遊状態を回避するために■ｃＣに電位固
定されている。
以上の様な本実施例では、Ｎ−拡散層１２が抵抗部にな
っているので、この抵抗部の抵抗率が高い。
っているので、この抵抗部の抵抗率が高い。
しかも、Ｎ−拡散層１２は接地されたＰウェル２２由に
あり且つ接地された導体膜２５に覆われているので、電
源電圧の変動等があっても、Ｎ拡散層工２とＰウェル２
２との接合部における空互層の幅等が変動しにくい。従
って、Ｎ−拡散ｉ１２の抵抗値は安定である。
あり且つ接地された導体膜２５に覆われているので、電
源電圧の変動等があっても、Ｎ拡散層工２とＰウェル２
２との接合部における空互層の幅等が変動しにくい。従
って、Ｎ−拡散ｉ１２の抵抗値は安定である。
第２図は、抵抗部であるＮ−拡散層１２の第１の製造方
法を示している。この方法では、第２Ａ図に示す様に、
抵抗素子を形成すべき領域のＳｉＯ□膜１３上にレジス
ト膜３１をパターニングした状態で、第５Ａ図に示した
工程と同様に不純物１５をイオン注入する。
法を示している。この方法では、第２Ａ図に示す様に、
抵抗素子を形成すべき領域のＳｉＯ□膜１３上にレジス
ト膜３１をパターニングした状態で、第５Ａ図に示した
工程と同様に不純物１５をイオン注入する。
従って、抵抗素子を形成すべき領域のＳｉ基板１１中に
は、不純物１５がイオン注入されない。レジスト膜３Ｉ
は、不純物１５のイオン注入後に剥離する。
は、不純物１５がイオン注入されない。レジスト膜３Ｉ
は、不純物１５のイオン注入後に剥離する。
次に、第２Ｂ図に示す様に、ゲート電極であるタングス
テンポリサイド膜１４の側壁をＳｉＯ□膜１７膜形７す
る。この時、第５図の場合と同様に、Ｓｉ基板１１の表
面が削られる。
テンポリサイド膜１４の側壁をＳｉＯ□膜１７膜形７す
る。この時、第５図の場合と同様に、Ｓｉ基板１１の表
面が削られる。
その後、Ｓｉ基板１１等の表面を酸化して、Ｓｉｎｇ膜
３２を全面に形成する。このＳｉｎｇ膜３２は、以後の
イオン注入時にゲート電極であるタングステンポリサイ
ド膜１４を突き抜けるチャネリングが発生したり、Ｎ−
拡散層１６とＰ型のＳｉ基板１１との接合がチャネリン
グで深くなってパンチスルーが発生したりするのを防止
するためである。
３２を全面に形成する。このＳｉｎｇ膜３２は、以後の
イオン注入時にゲート電極であるタングステンポリサイ
ド膜１４を突き抜けるチャネリングが発生したり、Ｎ−
拡散層１６とＰ型のＳｉ基板１１との接合がチャネリン
グで深くなってパンチスルーが発生したりするのを防止
するためである。
そして、この状態で不純物工５の２回目のイオン注入を
行う。この２回目のイオン注入は、５ｉＯｚ膜１７のエ
ッチハック特にＳｉ基板１１が削られた部分のＮ−拡散
層１６を補償するためである。
行う。この２回目のイオン注入は、５ｉＯｚ膜１７のエ
ッチハック特にＳｉ基板１１が削られた部分のＮ−拡散
層１６を補償するためである。
２回目のイオン注入時にはレジスト膜３１が既に剥離さ
れているので、抵抗素子を形成すべき領域にＮ−拡散層
１２が形成される。
れているので、抵抗素子を形成すべき領域にＮ−拡散層
１２が形成される。
次に、第２Ｃ図に示す様に、抵抗素子を形成すべき領域
のＳｉＯ□膜３２上に再びレジスト膜３３をパターニン
グした状態で、不純物３４をＳｉ基板１１に高濃度にイ
オン注入する。
のＳｉＯ□膜３２上に再びレジスト膜３３をパターニン
グした状態で、不純物３４をＳｉ基板１１に高濃度にイ
オン注入する。
この結果、第２Ｄ図に示す様に、Ｎ゛拡散層３５が形成
される。レジスト膜３３は、不純物３４のイオン注入後
に剥離する。その後、窒素雰囲気中のアニールによって
、Ｎ−拡散層１２．１６及びＮ゛拡散層３５等を活性化
する。
される。レジスト膜３３は、不純物３４のイオン注入後
に剥離する。その後、窒素雰囲気中のアニールによって
、Ｎ−拡散層１２．１６及びＮ゛拡散層３５等を活性化
する。
以上の様な第１の製造方法によれば、ＳｉＯ□膜１７膜
形７チバック後にＮ−拡散層１２を形成しているので、
エッチバック時のＳｉ基板１１の削れ量にばらつきがあ
っても、Ｎ−拡散層１２の深さは一定である。従って、
このＮ−拡散層１２の抵抗値にはばらつきがない。
形７チバック後にＮ−拡散層１２を形成しているので、
エッチバック時のＳｉ基板１１の削れ量にばらつきがあ
っても、Ｎ−拡散層１２の深さは一定である。従って、
このＮ−拡散層１２の抵抗値にはばらつきがない。
第３図は、抵抗部であるＮ−拡散層１２の第２の製造方
法を示している。この方法でも、第３Ａ図に示す様に不
純物１５をイオン注入し、第３Ｂ図に示す様に側壁形成
用のＳｉＯ□膜１７膜形７Ｄで堆積させるまでは、第５
図の場合と同様に行う。
法を示している。この方法でも、第３Ａ図に示す様に不
純物１５をイオン注入し、第３Ｂ図に示す様に側壁形成
用のＳｉＯ□膜１７膜形７Ｄで堆積させるまでは、第５
図の場合と同様に行う。
しかし、この第２の方法では、抵抗素子を形成すべき領
域のＳｉｎｇ膜１７上にレジスト膜３６をパターニング
し、この状態で５ｉＯｚ膜１７をエッチバンクする。
域のＳｉｎｇ膜１７上にレジスト膜３６をパターニング
し、この状態で５ｉＯｚ膜１７をエッチバンクする。
すると、第３Ｃ図に示す様に、ゲート電極であるタング
ステンポリサイド膜１４にはＳｉＯ□膜１７膜形７が形
成されるが、抵抗素子を形成すべき領域の５ｉｆｔ膜１
７はそのまま残される。レジスト膜３６は、ＳｉＯ□膜
１７膜形７チバンク後に剥離する。
ステンポリサイド膜１４にはＳｉＯ□膜１７膜形７が形
成されるが、抵抗素子を形成すべき領域の５ｉｆｔ膜１
７はそのまま残される。レジスト膜３６は、ＳｉＯ□膜
１７膜形７チバンク後に剥離する。
その後、Ｓｉ基板１１０表面等に５ｉｎ２膜３２を形成
し、不純物３４をＳｉ基板１１に高濃度にイオン注入す
る。但し、Ｎ−拡散層１２上にはＳｉｎｇ膜１７が残さ
れているので、この部分のＳｉ基板１１には不純物３４
が注入されない。
し、不純物３４をＳｉ基板１１に高濃度にイオン注入す
る。但し、Ｎ−拡散層１２上にはＳｉｎｇ膜１７が残さ
れているので、この部分のＳｉ基板１１には不純物３４
が注入されない。
この結果、第３Ｄ図に示す様に、Ｎ゛拡散層３５が形成
される。その後、窒素雰囲気中のアニルによって、Ｎ−
拡散層１２．１６及びＮ゛拡散層３５等を活性化する。
される。その後、窒素雰囲気中のアニルによって、Ｎ−
拡散層１２．１６及びＮ゛拡散層３５等を活性化する。
以上の様な第２の製造方法によれば、Ｎ−拡散層１２上
の５ｉｎ２膜１７はエッチツマツクしないので、Ｎ−拡
散層１２が形成されている部分のＳｉ基板１１の表面も
削られない。
の５ｉｎ２膜１７はエッチツマツクしないので、Ｎ−拡
散層１２が形成されている部分のＳｉ基板１１の表面も
削られない。
従って、ＳｉＯ□膜１７膜形７チハック時のＳｉ基板１
１の削れ量にばらつきがあっても、Ｎ−拡散層１２の深
さは一定であり、このＮ−拡散層１２の抵抗値にはばら
つきがない。
１の削れ量にばらつきがあっても、Ｎ−拡散層１２の深
さは一定であり、このＮ−拡散層１２の抵抗値にはばら
つきがない。
本発明による抵抗素子では、抵抗部の抵抗率が高いので
微細化が可能であり、しかも抵抗部は外部の電位変動の
影響を受けにくいので抵抗値が３定である。
微細化が可能であり、しかも抵抗部は外部の電位変動の
影響を受けにくいので抵抗値が３定である。
第１図は本発明の一実施例の側断面図、第２し及び第３
図は抵抗部の夫々第１及び第２の製造プ法を順次に示す
側断面図である。 第４図は本発明の一従来例の側断面図、第５しは一従来
例の製造方法を順次に示す側断面図である。 なお図面に用いられた符号において、 １２ ・−−−一−−−−・・−Ｎ−拡散層２２−・−
−−−−ｍ−−・・−Ｐウェル２３ ・−−−−−−−
−−−−−−Ｎ ”拡散層２４ ・−−−一−−・−−
−−−・−絶縁膜２５−−−−−−・−・−−−−一導
体膜である。
図は抵抗部の夫々第１及び第２の製造プ法を順次に示す
側断面図である。 第４図は本発明の一従来例の側断面図、第５しは一従来
例の製造方法を順次に示す側断面図である。 なお図面に用いられた符号において、 １２ ・−−−一−−−−・・−Ｎ−拡散層２２−・−
−−−−ｍ−−・・−Ｐウェル２３ ・−−−−−−−
−−−−−−Ｎ ”拡散層２４ ・−−−一−−・−−
−−−・−絶縁膜２５−−−−−−・−・−−−−一導
体膜である。
Claims (1)
- 【特許請求の範囲】 電位固定された第１導電型領域内に、不純物濃度が相対
的に低い第２導電型領域から成る抵抗部と、不純物濃度
が相対的に高い第２導電型領域から成るコンタクト部と
が形成されており、 電位固定された導体膜が絶縁膜を介して前記抵抗部を覆
っている抵抗素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271532A JP3038870B2 (ja) | 1990-10-09 | 1990-10-09 | 抵抗素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271532A JP3038870B2 (ja) | 1990-10-09 | 1990-10-09 | 抵抗素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04146665A true JPH04146665A (ja) | 1992-05-20 |
| JP3038870B2 JP3038870B2 (ja) | 2000-05-08 |
Family
ID=17501378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2271532A Expired - Fee Related JP3038870B2 (ja) | 1990-10-09 | 1990-10-09 | 抵抗素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3038870B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5565367A (en) * | 1995-03-24 | 1996-10-15 | Hualon Micro Electronic Corporation | Protective device for an integrated circit and manufacturing method thereof |
| US5854504A (en) * | 1997-04-01 | 1998-12-29 | Maxim Integrated Products, Inc. | Process tolerant NMOS transistor for electrostatic discharge protection |
| JP2000150784A (ja) * | 1997-02-24 | 2000-05-30 | Internatl Business Mach Corp <Ibm> | ノイズ分離埋め込み抵抗器およびその形成方法 |
| US6069391A (en) * | 1997-03-12 | 2000-05-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with boosting circuit and detecting circuit |
| US6229379B1 (en) | 1997-11-17 | 2001-05-08 | Nec Corporation | Generation of negative voltage using reference voltage |
| EP1158584A3 (en) * | 2000-05-24 | 2007-01-03 | Sony Corporation | Semiconductor device having semiconductor resistance element and fabrication method thereof |
-
1990
- 1990-10-09 JP JP2271532A patent/JP3038870B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5565367A (en) * | 1995-03-24 | 1996-10-15 | Hualon Micro Electronic Corporation | Protective device for an integrated circit and manufacturing method thereof |
| JP2000150784A (ja) * | 1997-02-24 | 2000-05-30 | Internatl Business Mach Corp <Ibm> | ノイズ分離埋め込み抵抗器およびその形成方法 |
| US6069391A (en) * | 1997-03-12 | 2000-05-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with boosting circuit and detecting circuit |
| US6235602B1 (en) | 1997-03-12 | 2001-05-22 | Mitsubishi Denki Kabushiki Kaisha | Method for fabricating semiconductor device |
| US5854504A (en) * | 1997-04-01 | 1998-12-29 | Maxim Integrated Products, Inc. | Process tolerant NMOS transistor for electrostatic discharge protection |
| US6229379B1 (en) | 1997-11-17 | 2001-05-08 | Nec Corporation | Generation of negative voltage using reference voltage |
| EP1158584A3 (en) * | 2000-05-24 | 2007-01-03 | Sony Corporation | Semiconductor device having semiconductor resistance element and fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3038870B2 (ja) | 2000-05-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |