JPH04147488A

JPH04147488A - メモリ装置

Info

Publication number: JPH04147488A
Application number: JP2270497A
Authority: JP
Inventors: Masataka Wakamatsu; 正孝若松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-10-11
Filing date: 1990-10-11
Publication date: 1992-05-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は装置内部て直並列変換又は並直列変換を行うた
めのシリアルアクセスメモリを有してなるメモリ装置に
関する。

〔発明の概要〕

本発明は、シリアル入力若しくはシリアル出力するため
のシリアルアクセスメモリがメモリセルアレイに対して
設けられるメモリ装置において、そのシリアルアクセス
メモリの複数段のフリップフロップ回路に、電源投入時
等に初期化回路から発生する初期化信号を供給して、該
フリップフロップ回路をリセットさせる構造とすること
により、電源投入時等における貫通電流を防止するもの
である。

〔従来の技術〕

画像メモリ等のメモリ装置では、シリアルな入出力か可
能とされており、このようなメモリ装置は、一般にマト
リクス状にセルが配列されたメモリセルアレイと、直列
と並列の変換を行うためのシリアルアクセスメモリを有
している。書き込み時では、シリアルアクセスメモリに
対してシリアルデータが入力し、それが−括してパラレ
ルにメモリセルアレイに転送される。また、読み出し時
では、メモリセルアレイからのデータが一括してパラレ
ルにシリアルアクセスメモリに転送され、それが順次シ
リアルに出力される。

このようなシリアルアクセスメモリの一例として、デー
タレジスタ（データバッファ）、データバス及びアドレ
スポインタより構成されるものが知られる。また、その
アドレスポインタとしては、大別して、デコーダから構
成されるものと、フリップフロップ回路を直列に接続し
たシフトレジスタから構成されるものとの２種類があり
、シフトレジスタから構成したものの方が、全体として
その構成も単純化される（例えば、シフトレジスタから
なるアドレスポインタの例としては、特開平１−２５１
４９７号公報参照。）。

第５図は従来のシリアルアクセスメモリを有するメモリ
装置の要部を示す。図示しないメモリセルからのデータ
が各列毎酸いはその何分の１の割合でラッチ回路１０２
ａ〜ｌ０２ｃ、・・・にラッチされ、そのラッチ回路！
０２ａ−１０２ｃ、　　・・のデータはインバーター１
０３ａ〜Ｉ　Ｏ３ｃ、　・・及び転送ゲート１０４ａ〜
Ｉ　Ｏ４ｃ、・・・を介してデータバス１０１に転送さ
れる。転送ゲート＋０４ａ〜１０４　ｃ、・・・は直列
接続されたＤフリップフロ１１回路１０５ａ−１０５ｃ
、・・・がらのポインタ出力により順番に選択され、そ
の結果、シリアルデータがデータバス１０１に現れる。

Ｄフリップフロ１１回路１０５ａ−１０５ｃ、・・での
ポインタのシフトは、クロック信号ＣＫに従い、クリア
信号ＣＬの入力によりポインタの位置は先頭に戻るよう
にされている。

〔発明が解決しようとする課題〕

このような構造のメモリ装置では、電源投入時に貫通電
流が発生するという問題が生ずる。

すなわち、電源投入時では、各フリップフロップ回路１
０５ａ−１０５ｃ、・・・のＱ端子の出力が不定とされ
、その結果、アドレスポインタを構成するフリップフロ
ップ回路の出力が複数同時に高レベルとなることがある
。また、ラッチ回路１０２ａ−１０２ｃ、・・・も単純
なため、電源投入時には、各インバーター１０３ａ−１
０３ｃ、・・・の出力レベルも不定となる。そして例え
ば、第５図において、フリップフロップ回路１０５ａと
フリップフロップ回路１０５ｂのＱ端子のレベルが、電
源投入時に高レベルになった場合であって、インバータ
ー１０３ａの出力レベルが高レベルであり、且つインバ
ーター１０３ｂの出力レベルが低レベルとなった場合を
考えてみる。この場合ではパスライン１０１を介して２
つのインバーター１０３ａとインバーター１０３ｂがワ
イヤード接続されることになり、例えばインバーターが
０ＭＯ３構成ならば、インバーター１０３ａのｐＭＯＳ
トランジスタとインバーター１０３ｂのｎＭＯ３）ラン
ジスタを介して貫通電流が流れることになる。

そして、この貫通電流は各フリップフロップ回路のクリ
ア入力端子に何らかのクリア信号が供給するまで続き、
その間、貫通電流はスタンバイ電流となり不良原因とさ
れる。

そこで、本発明は上述の技術的な課題に鑑み、電源投入
時の貫通電流を防止するようなメモリ装置の提供を目的
とする。

〔課題を解決するための手段〕

上述の目的を達成するため、本発明のメモリ装置は、複
数のメモリセルからなるメモリセルアレイと、上記メモ
リセルアレイとの間で並列にデータを転送すると共に直
列にそのデータを入力若しくは出力するシリアルアクセ
スメモリを有するメモリ装置において、上記シリアルア
クセスメモリは、クロック信号によってポインタが移動
する複数段のフリップフロップ回路を有してなり、電源
投入時等の電源電圧変動時に初期化回路から発生する初
期化信号により上記フリップフロップ回路がリセットさ
れることを特徴とする。

〔作用〕上記メモリ装置の初期化回路は、電源投入時等に電源電
圧のレベルを検知し、充分に作動するレベルに電源電圧
が至ったところで、所要の初期化信号を発生させる。従
って、本発明の装置のシリアルアクセスメモリのフリッ
プフロップ回路をその初期化信号によりリセットされる
構造とすることにより、電源投入時や瞬時停電からの復
帰時等の際には確実に複数段のフリップフロップ回路が
リセットされることになり、その出力が不定となるよう
な状態を回避することができ、貫通電流か未・然に防止
される。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

本実施例は、シリアルアクセスメモリを有する画像メモ
リ等のメモリ装置の例であり、電源投入時等にアドレス
ポインタを構成する複数段のフリップフロップ回路がリ
セットされる例である。

第２図は、本実施例のメモリ装置の概略構成を示す図で
ある。マトリクス状にメモリセルが配列されているメモ
リセルアレイ１が設けられ、そのメモリセルアレイ１に
は、セレクタ２を介して並列にデータを蓄積するための
データレジスタ３か設けられている。このデータレジス
タ３には、さらにシリアルレジスタ４が接続されており
、このシリアルレジスタ４から複数の転送ゲート７を介
してデータバス６が接続される。転送ゲート７は、シリ
アルレジスタ４の段数に対応した数だけ設けちれており
、これら転送ゲート７はそれぞれアドレスポインタ５に
よって制御される。このアドレスポインタ５．データバ
ス６、データレジスタ３及びシリアルレジスタ４によっ
てシリアルアクセスメモリ（ＳＡＭ）か構成され、この
シリアルアクセスメモリで並直列変換や直並列変換が行
われる。

第１図はそのシリアルアクセスメモリの要部回路図であ
る。複数段のＤフリップフロップ回路ｌＯａ、１０ｂ、
ｌＯｃ、　・・・によりアドレスポインタ５か構成され
る。各０７９７１７０７１回路１Ｏａ、１０ｂ、１０ｃ
、　・・・は、入力用のＤ端子。

出力用のＱ　（’Ｑ）端子を有し、さらにクロック入力
端子ＣＫ、　　クリア入力端子ＣＬと初期化用のイニシ
ャライズ信号入力端子ＩＮＴを有している。

先頭のＤフリップフロップ回路１０ｃのＤ端子は接地さ
れ、そのＤフリップフロップ回路１０ｃの回端子は次段
のＤフリップフロップ回路１０ｂのＤ端子に接続される
。この次段のＤフリップフロップ回路１０ｂのＱ端子は
、同様にさらに次の段のＤフリップフロップ回路１０ｃ
のＤ端子に接続され、以下、図示を省略しているが、Ｑ
端子かその次の段のＤ端子に次々と接続され、アドレス
ポインタが構成されている。各フリップフロップ回路１
０ａ、１０ｂ、１０ｃ、　・−のＣＫ端子には、ＳＡＭ
制御回路２０からクロック信号が供給され、そのＣＬ端
子には、ＳＡＭ制御回路２０からクリア信号が供給され
る。これらクロック信号とクリア信号は、所定のタイミ
ングでＳＡＭ制御回路２０から供給され、クロック信号
によりポインタがシフトして行き、クリア信号によりポ
インタが先頭位置に戻ることになる。そして、これらフ
リップフロップ回路１０ａ、ｊｏｂ、ＩＯｃ、・・・に
設けられた初期化用のＩＮＴ端子は、パワーオン初期化
回路２１に接続され、電源投入時には、そのパワーオン
初期化回路２１からのイニシャライズ信号を受ける。こ
のイニシャライズ信号は、後述するように、電源投入後
に所定時間経過後に高レベルとなる信号であり、イニシ
ャライズ信号が低レベルの時に各０７９７１７０７１回
路１０ａ。

１０ｂ、１０ｃ、・・・をクリア状態とすることで、電
源投入時や瞬時停電時等に発生する貫通電流を防止でき
ることになる。

各０７９７１７０７１回路１０ａ、ｌＯｂ、１０ｃ、・
・・のＱ　（Ｑ）端子は、データバス６とレジスタのイ
ンバーター１１ａ、Ｉ　ｌｂ、１１ｃ、−の間で転送ゲ
ートとして機能するｎＭＯＳトランジスタ７ａ、７ｂ、
７ｃ、・・・のゲート電極にそれぞれ接続される。従っ
て、直列接続されたＤフリップフロップ回路１０ｃ、１
０ｂ、１０ｃ、・・・におけるポインタかシフトして行
くことで、ｎＭ。

Ｓトランジスタ７ａ、７ｂ、７ｃ、・・・が順にオン・
オフを繰り返し、その結果、データバス６に順番にデー
タが現れて、シリアル出力か行われることになる。各イ
ンバーター１１ａ、ｌｌｂ　　１１Ｃ１・・・の入力端
子には、レジスタを構成するラッチ回路が接続されてお
り、インバーター１２ａ。

１３ａ１インバーター１２ｂ、１３ｂ、インバター＋２
ｃ、１３ｃ、・・・の各組により、ラッチ回路が構成さ
れる。なお、これらラッチ回路には、メモリセルからの
データが転送される。

上記ＳＡＭ制御回路２０には、外部或いは内部で発生し
た基準クロック信号ＣＬＫが供給される。

この基準クロック信号ＣＬＫにより、上記クロック信号
ＣＫ等が発生する。また、このＳＡＭ制御回路２０には
、パワーオン初期化回路２１からのイニシャライズ信号
も供給される。このイニシャライズ信号によって、ＳＡ
Ｍ制御回路２ｏは電源投入時に各０７９７１７０７１回
路１０ａ、１０ｂ、ＩＯｃ、・・・にクリア信号が入力
するようにされ、より確実な初期化が行われる。

第３図は本実施例のアドレスポインタ５に用いられる０
７９７１７０７１回路の一例を示す。

対の入出力相互に接続されたインバーター３１３２から
前段のラッチ回路が構成され、一対の入出力相互に接続
されたインバーター３３．３４から後段のラッチ回路か
構成される。Ｄ端子と前段のラッチ回路の間及び前段と
後段のラッチ回路の間には、異なる位相で開閉する第１
．第２の転送ゲートが設けられており、第１の転送ゲー
トは信号ＣＫにより制御される９ＭＯ３）ランジスタ３
８と信号ＣＫにより制御されるｎＭＯＳトランジスタ３
７からなり、第２の転送ゲートは信号亘πにより制御さ
れるｐＭＯＳトランジスタ４２と信号ＣＫにより制御さ
れるｎＭＯＳトランジスタ４１からなる。後段のラッチ
回路の出力は、バッファ３６を介して取り出され、その
バッファ３６の出力端子かＱ端子に接続される。前段の
ラッチ回路の入力部には、クリア用のｎＭＯＳトランジ
スタ４０かｎＭＯ３）ランンスタ３９を介して設けられ
いる。ｎＭＯ３）ランジスタ４０のソースは接地され、
そのゲートにはクリア信号ＣＬが与えられる。ｎＭＯ３
）ランジスタ３９は信号ＣＫにより制御される。従って
、クロック信号ＣＫが高レベル時に、クリア信号ＣＬが
高レベルとなれば、前段のラッチ回路の出力を高レベル
、後段のラッチ回路の出力を低レベルにすることができ
、データのクリアが行われる。そして、この０７９７１
７０７１回路では、後段のラッチ回路の入力部に９ＭＯ
３）ランジスタ３５のドレインが接続される。このｎＭ
ＯＳトランジスタ３５のソースは電源電圧Ｖｃｃに接続
され、ゲートは前述のパワーオン初期化回路２１からの
イニシャライズ信号により制御される。従って、イニシ
ャライズ信号が低レベルの時、ｎＭＯＳトランジスタ３
５はオン状態となり、当該フリップフロップ回路の出力
レベルを強制的にクリア時の状態にすることができる。

逆にイニシャライズ信号が高レベルの時、ｎＭＯＳトラ
ンジスタ３５はオフ状態とされ、後段のラッチ回路は前
段のラッチ回路の出力に応じて駆動される。

このようなりフリップフロップ回路の回路構成によって
、電源投入時には、確実に出力レベルがクリア時と同じ
状態になり、その結果、転送ゲート７を介した貫通電流
は未然に防止されることになる。

第４図はパワーオン初期化回路の具体的な回路構成を示
す。ノード５０と電源電圧ＶｃｃＯ間には、ダイオード
として機能するドレイン−ゲート間か接続された２つの
９ＭＯ３）ランジスタ５１，５２が設けられると共に、
ゲートが接地された９ＭＯ３）ランジスタ５３が設けら
れている。これらｐＭＯ３ｌ−ランジスタ５１，５２に
より、少なくともノード５０のレベルは、ｐＭＯ３ｌ−
ランジスタの閾値電圧ｖｔｈの２倍よりも電源電圧Ｖｃ
ｃが大きくならなければ変動することはない。このノー
ド５０は接地との間に容量５５を有し、同時にソース・
ドレインの一方に電源電圧Ｖｃｃが与えられているｎＭ
Ｏ３）ランジスタ５４の他方のソース・ドレイン及びゲ
ートに接続される。また、そのノード５０はインバータ
ー５６．５７を介して出力端子に接続する。

電源投入時では、電源電圧Ｖｃｃのレベルは接地レベル
からチャージポンプ回路等の作動によって徐々に立ち上
がる。この初期段階で、イニシャライズ信号ＩＮＴは低
レベルとされ、アドレスポインタ５の各０７９７１７０
７１回路はリセット状態にされる。具体的には、電源電
圧Ｖｃｃがｖｔｈ〜２Ｖｔｈのレベルの時に、第３図の
ｐＭＯ３）ランジスタ３５がオン状態となるため、フリ
ップフロップ回路のＱ端子のレベルが高レベルとなるこ
とはな０％０そして、電源電圧Ｖｃｃのレベルが閾値電
圧Ｖｔｈの２倍よりも高くなったところて、ノード５０
のレベルが上昇し、さらに、そのノード５０のレベルが
インバーター５６の閾値電圧ｖｔｈよりも高くなったと
ころで、前記イニシャライズ信号ＴＮＴが低レベルから
高レベルに遷移する。このイニシャライズ信号は上記ア
ドレスポインタ５に供給され、リセット状態か解除され
、各０７９７１７０７１回路はアドレスポインタとして
作動することになる。なお、電源オフとした時では、ｎ
Ｍ０Ｓトランジスタ５４により、ノード５０のレベルを
リセットできる。

以上のように、本実施例のメモリ装置では、パワーオン
初期化回路２１からのイニシャライズ信号によって、電
源電圧Ｖｃｃか所定のレベルまで上昇するまでは、アド
レスポインタ５の各０７９７１７０７１回路のＱ端子の
レベルは低レベルに抑えられることになる。従って、転
送ゲート７とデータバス６を介した貫通電流が防止され
ることになり、安定した装置の起動が実現されることに
なる。

なお、上述の実施例では、読み出し側の構成について説
明したが、書き込み側のアドレスポインタにも同様に電
源投入時等にリセットされるフリップフロップ回路を設
けることができる。

〔発明の効果〕

本発明のメモリ装置は、電源投入時等に初期化回路から
発生する初期化信号により上記フリップフロップ回路が
リセットされるため、シリアルアクセスフモリ中の貫通
電流が防止され、その結果、安定したメモリ装置の起動
が実現される。

【図面の簡単な説明】

第１図は本発明のメモリ装置の一例のシリアルアクセス
メモリの要部回路図、第２図は上記−例の全体の概略構
成を示すブロック図、第３図は上記−例の０７９７１７
０７１回路の具体的な回路図、第４図は上記−例のパワ
ーオン初期化回路の回路図、第５図は従来のメモリ装置
の一例の要部回路図である。５・・・アドレスポインタ６・・・データバス７・・・転送ゲート１０ａ、１０ｂ。路＋１ａ、　　Ｉｌｂ、　　１１２０・・・ＳＡＭ制御回路２１・・パワーオン初期化回路Ｃ・・・インバーター１０ｃ・・・Ｄフリップフロップ回

Claims

【特許請求の範囲】複数のメモリセルからなるメモリセルアレイと、上記メ
モリセルアレイとの間で並列にデータを転送すると共に
直列にそのデータを入力若しくは出力するシリアルアク
セスメモリを有するメモリ装置において、上記シリアルアクセスメモリは、クロック信号によって
ポインタが移動する複数段のフリップフロップ回路を有
してなり、電源投入時等の電源電圧変動時に初期化回路
から発生する初期化信号により上記フリップフロップ回
路がリセットされることを特徴とするメモリ装置。