JPH04148231A - 演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル信号処理プロセッサ等に設けられ
る演算回路に関するものである。

（従来の技術） 従来、このような分野の技術としては、例えばＡＮＡＬ
ＯＧ　　ＤＥＶＩＣＥＳ社カタロク「ＡＤＳＰ−２１０
０ユーザ′−ズ・マニュアル」（１９８６）Ｐ、２０−
２７に記載されるものかあった。

以下、その構成を図を用いて説明する。

第２図は、従来の演算回路の一構成例を示すブロック図
である。

この演算回路は、入力データパス１．２と出力データバ
ス３との間に接続され、該入力データバス１，２には、
レジスタ４．５及び１６ビット並列乗算器６からなる乗
算ブロックが接続されている。この乗算ブロックには、
累算用の４０ビット加・減算器７が接続され、さらにそ
の出力側には、セレクタ８〜１０を介して４０ビットの
レジスタ回路１１が接続されている。レジスタ回路１１
は、下位１６ビットのレジスタ１１−２、上位１６ビッ
トのレジスタ１１−１、及び上位拡張８ビットのレジス
タ１１−０より構成されている。レジスタ回＃１１１は
、セレクタ１２及び出力バッファ１６を介して入力デー
タバス２に接続されると共に、出力バッファ１３〜１５
を介して出力データバス３に接続されている。

以上の構成において、入力データパス１．２からの１６
ビットパラレルデータは、レジスタ４゜５に入り、乗算
器６の入力端子ＸＩ、ＹＩに入力される。乗算器６で乗
算した３２ビットの乗算積は、出力端子Ｐから出力され
、加・減算器７へ入力されてレジスタ回路１１内のデー
タと加・減算される。また、１６ビットを越えるデータ
の乗算が行えるように、乗算器６の入力端子ＸＩ、ＹＩ
には、２つの補数、またはバイナリ−フォーマットのデ
ータを入力できる。この事により、プログラム命令に基
づき、２つの補数同士の乗算、バイナリ−と２の補数の
ミックス乗算、及びバイナリ−同士の乗算が行える。

ここで、１６ビットを越える３２ビット長同士の乗算に
゛ついて考える。通常、３２ビット同士の乗算を行って
も、この演算を次の演算処理に使用するため、乗算結果
の上位３２ビットだけを必要とする場合が多い。そこで
、この３２ビット同士の乗算で３２ビットの出力を得る
ことを考える。

例えば、３２ビットのデータＸ（Ｘの下位１６ビットＸ
Ｏ，Ｘの上位１６ビットＸｉ）と、３２ビットのデータ
Ｙ（Ｙの下位１６ビットＹＯ，Ｙの上位１６ビットＹｌ
）により、ｘｘｙ＝ｚを行つ。

第３図は、１６ビット並列乗算器を用いた３２ビット乗
算方法を示す図である。この図に示すように、まず初め
にデータＸ、Ｙの下位１６ビットのｘｏｘｙｏの乗算を
行い、その結果をレジスタ１１−０．１１−１．１１−
２に格納する。そして、レジスタ１１−１のデータをセ
レクタ１２、出力バッファ１６、入力データバス２、及
びセレクタ１０を経由してレジスタ１１−２へ転送し、
同様にレジスタ１１−０のデータをレジスタ１１−１へ
転送する（１６ビット右シフト操作）。

次に、データＸ、Ｙの上位ビットＸｉ、Ｙｌと下位ビッ
トｘｏ、ｙｏの乗算を交互（ＸＩＸＹＯ。

Ｘ０ＸＹＩ＞に行い、この乗算結果とレジスタ回路１１
内のデータを加・減算器７で累算する。その後、前記の
１６ビット右シフト操作と同様に、レジスタ１１−１の
データをレジスタ１１−２へ、レジスタ１１−〇のデー
タをレジスタ１１−１へ転送する。最後に、データＸ、
Ｙの上位ビットＸ１、Ｙｌの乗算を行い、この乗算結果
とレジスタ回路１１内のデータとを加・減算器７で累算
し、演算が終了する。この演算結果は、出力データバス
３を介してメモリ等へ転送される。

（発明が解決しようとする課題） しかしながら、上記構成の演算回路では、１６ビット並
列乗算器６を用いて３２ビットの乗算を行う場合、１６
ビット右シフト操作が必要で、その操作のために、レジ
スタ回Ｂ１１の内容を入力データバス２を介して移動し
なければならず、それによって演算ステップ数が多くが
がり、演算速度の高速化が困難であった。

本発明は前記従来技術が持っていた課題として、演算ス
テ７プ数の増大により、演算速度の高速化が困難である
という点について解決した演算回路を提供するものであ
る。

（課題を解決するための手段） 本発明は、前記課題を解決するために、２つの固定ビッ
ト長ｎ（但し、ｎは正の整数）の入力データを乗算する
ｎ×ｎ乗算器と、前記乗算器の出力側に設けられ２０ビ
ットより長いビット長の算術演算器と、前記算術演算器
の出力側に設けられ前記算術演算器と同一ビット長のデ
ータを一時記憶するレジスタ回路を備えた演算回路にお
いて、プログラム命令に基づき前記算術演算器の出力を
ｎビット毎に選択しその選択結果を前記レジスタ回路の
所定の入力ビット位置へ入力するセレクタを設けている
。

（作用） 本発明によれば、以上のように演算回路を構成したので
、プログラム命令によってセレクタが切換えられ、算術
演算器の出力がｎビット、所定方向ヘシフトされてレジ
スタ回路へ入力される。これにより、累算時における演
算ステップ数が減少する。従って、前記課題を解決でき
るのである。

（実施例） 第１図は、本発明の一実施例を示す演算回路の構成ブロ
ック図である。

この演算回路は、入力データパス２１．２２と出力デー
タパス２３との間に接続され、該入力データバス２１．
２２には、レジスタ２４．２５が接続されている。レジ
スタ２４．２５の出力端子は、１６ビット並列乗算器２
６の入力端子ＸＩ。

ＸＩにそれぞれ接続され、その乗算器２６の出力端子が
累算用の４０ビット算術演算器２７の一方の入力端子に
接続されている。

算術演算器２７は、加・減算器あるいは算術論理ユニッ
ト（ＡＬＵ）等で構成され、その出力端子Ｒ２，Ｒ１，
ＲＯが、入力データバス２２と共に２人力１出力のセレ
クタ２８及び３人力１出力のセレクタ２９．３０の入力
端子に接続されている。即ち、出力端子Ｒ２がセレクタ
２８．２９の入力端子に、出力端子Ｒ１がセレクタ２９
．．３０の入力端子に、出力端子ＲＯがセレクタ３０の
入力端子に、それぞれ接続され、さらに入力データバス
２２が各セレクタ２８〜３０の入力端子に接続されてい
る。

セレクタ２８〜３０は、プログラム命令により、入力の
１つを選択する回路であり、それらの出力端子には４０
ビットのレジスタ回路３１が接続されている。レジスタ
回ｎ３１は、下位１６ビットのレジスタ３１−２、上位
の１６ビットのレジスタ３１−１、及び上位拡張８ビッ
トのレジスタ３１−０より構成されている。レジスタ３
１−０〜３１−２の出力端子は、算術演算器２７の他方
の入力端子に共通接続され、さらにプログラム命令によ
り切換えられる３人力ｌ出力のセレクタ３２及び出力バ
ッファ３６を介して入力データバス３２に接続されると
共に、出力バッファ３３，３４゜３５を介して出力デー
タパス２３に接続されている。出力バッファ３３〜３６
は、プログラム命令により出力が制御されるトライステ
ートバッファ等で構成されている。

第４図は第１図における２人力１出力のセレクタ２８の
一構成例を示す回路図、及び第５図は第１図における３
人力１出力のセレクタ２９．３０の一構成例を示す回路
図である。

第４図のセレクタ２８は、インバータ４１．２人力のア
ンドゲート（以下、ＡＮＤゲートという）４２．４３、
及び２人力のオアゲート（以下、ＯＲゲートという）４
４より構成されている。このセレクタ２８では、制御信
号Ｃが“Ｈ′°レベルのとき、入力端子ＩＮＩの信号が
出力端子ＯＵＴに出力され、制御信号Ｃが“Ｌ°゛レベ
ルのとき、入力端子ＩＮＯの信号が出力端子ＯＵＴに出
力される。　第５図のセレクタ２９．３０は、インバー
タ５１．５２．５３，５４．３人力ＡＮＤゲート５５．
５６．５７、及び３人力ＯＲゲート５８より構成され、
制御信号Ｃ１，Ｃ２が“Ｌ”レベルのとき、入力端子Ｉ
ＮＯの信号が出力端子ＯＵＴに出力される。制御信号Ｃ
１＝”Ｈ”レベル、Ｃ２＝　ｉｔ　Ｌ　ｅ＋レベルのと
き、入力端子ＩＮＩの信号が出力端子ＯＵＴに出力され
、Ｃ１＝“°Ｌ′°レベル、Ｃ２＝“Ｈ”レベルのとき
、入力端子ＩＮ２の信号が出力端子ＯＵＴに出力される
。

以上のように構成される演算回路の動作を、１６ビット
を越える３２ビット長同士の乗算を例にとり説明する。

例えば、２つのデータＸ（Ｘの下位１６ビットＸ０１Ｘ
の上位１６ビットＸｉ）とデータＹ（Ｙの下位１６ビッ
トＹＯ１Ｙの上位１６ヒツトＹｌ）により、ｘｘｙ＝ｚ
を行う。

第３図に示すように、まず初めにデータＸ、　Ｙの下位
１６ビットｘｏ、ｙｏを入力データバス２１．２２から
レジスタ２４．２５へ格納する。そして両レジスタ２４
．２５からの出力を乗算器２６に入力し、該乗算器２６
で乗算を行う。この乗算結果は、算術演算器２７を通過
してセレクタ２８〜３０へ送られる。この時、プログラ
ム命令に基づく制御信号Ｃ１，Ｃ２により、セレクタ２
９゜３０を介して、算術演算器２７の出力端子Ｒ１から
出力される信号をレジスタ３１−２に入力し、出力端子
Ｒ２から出力される信号をレジスタ３１−１に入力し、
格納する（１６ビット右シフト操作）。

次に、データＸの上位１６ビットＸ１とデータＹの下位
１６ビットＹＯを入力データバス２１゜２２からレジス
タ２４．２５に格納する。そして、両レジスタ２４．２
５からの出力を乗算器２６で乗算し、算術演算器２７に
より、レジスタ３１０〜３１−２の内容と乗算結果を累
算する。算術演算器２７において、出力端子ＲＯからの
出力信号はセレクタ３０を介してレジスタ３１−２に、
出力端子Ｒ１からの出力信号はセレクタ２９を介してレ
ジスタ３１−１に、出力端子Ｒ２からの出力信号はセレ
クタ２８を介してレジスタ３１−０に、それぞれ格納さ
れる。

データＸの下位１６ビットＸＯとデータＹの上位１６ビ
ットＹ１は、入力データパス２１．２２からセレクタ２
４．２５に格納される。そして両レジスタ２４．２５か
らの出力は、乗算器２６で乗算され、算術演算器２７に
より、乗算結果とレジスタ３１−０〜３１−２の内容と
が累算される。

命令プログラムに基づく制御信号Ｃ１，Ｃ２によってセ
レクタ２９．３０が切換えられ、算術演算器２７の出力
端子Ｒ１からの出力信号がレジスタ３１−２に、出力端
子Ｒ２がらの出力信号がレジスタ３１−１に、それぞれ
格納される（１６ビット右シフト操作）。

１６ビット右シフト操作後、データＸの上位１６ビット
Ｘ１とデータＹの上位ビットＹ１を入力データパス２１
．２２からレジスタ２４．２５に格納する。そして両レ
ジスタ２４．２５からの出力に対して乗算器２６で乗算
を行い、算術演算器２７により、レジスタ３１−０〜３
１−２の内容と乗算結果を累算する。算術演算器２７の
出力端子ＲＯからの出力信号はセレクタ３０を介してレ
ジスタ３１−２に、出力端子Ｒ１からの出力信号はセレ
クタ２９を介してレジスタ３１−１に、出力端子Ｒ２か
らの出力信号はセレクタ２８を介してレジスタ３１−０
に、それぞれ格納される。これにより演算か終了し、そ
の演算結果が出力バッファ３３〜３５及び出力データパ
ス２３を介してメモリ等へ転送される。

このように、本実施例では、１６ビット右シフト操作を
行う場合、命令プログラムに基づく制御信号Ｃ１，Ｃ２
により、算術演算器２７の出力をセレクタ２９．３０を
介して１６ビット右シフトが行えるようにしたので、演
算ステップ数を削減でき、それによって演算処理を高速
化できる。

なお、本発明は上記実施例に限定されず、被演算処理ビ
ット数を１６ビット以外の数にし、それに応じて乗算器
２６及び算術演算器２７等の処理ビット数を変更したり
、あるいはセレクタ２８〜３０を第４図及び第５図以外
の回路で構成する等、種々の変形が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、プログラ
ム命令により、算術演算器の出力をセレクタでｎビット
、所定方向にシフトしてレジスタ回路へ入力する構成に
したので、累算時において演算ステップ数を削減でき、
演算処理を高速化できる。さらに、音声処理等で使用さ
れる倍精度演算を本発明を用いて実行すれば、演算ステ
ップ数の削減と、それによる処理速度の高速化が期待で
きる。

【図面の簡単な説明】

第１図は本発明の実施例を示す演算回路の構成ブロック
図、第２図は従来の演算回路の構成ブロック図、第３図
は１６ビット並列乗算器による３２ビット乗算方法を説
明する図、第４図は第１図中の２人力１出力のセレクタ
の回路図、第５図は第１図中の３人力１出力のセレクタ
の回路図である。 ２６・・・乗算器、２７・・・算術演算器。２８・・・
２人力１出力のセレクタ、２９．３０・・・３人力１出
力のセレクタ、３１・・・レジスタ回路、３１−０〜３
１−２・・・レジスタ。

Claims (1)

1. 【特許請求の範囲】 ２つの固定ビット長ｎ（但し、ｎは正の整数）の入力デ
   ータを乗算するｎ×ｎ乗算器と、前記乗算器の出力側に
   設けられ２ｎビットより長いビット長の算術演算器と、
   前記算術演算器の出力側に設けられ前記算術演算器と同
   一ビット長のデータを一時記憶するレジスタ回路を備え
   た演算回路において、 プログラム命令に基づき前記算術演算器の出力をｎビッ
   ト毎に選択しその選択結果を前記レジスタ回路の所定の
   入力ビット位置へ入力するセレクタを設けたことを特徴
   とする演算回路。