JPH04148256A - キャッシュ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、計算機システムに関し、特にキャッシュ制御
装置に関する。

〔従来の技術〕

キャッシュメモリを備え、かつパイプライン処理方式を
採用した計算機システムでは、ストア命令実行の際、命
令実行前にストアアドレスが求められるのに対し、スト
アデータは命令の実行後に求められる。したがって、ス
トア命令のストアアドレスが求められるときにアドレス
アレイによりキャッシュメモリのどのウェイにストアデ
ータを書き込むかを索引したのでは、アドレスアレイの
索引とストアデータのキャッシュメモリへの書き込みと
の間に時間的なずれが生じ、その間に行なわれた他プロ
セツサから主記憶装置への書き込みによりフラッシュ処
理、及びブロックロードにより上記索引結果が誤って採
用されてしまうことがある。すなわち、この場合には、
アドレスアレイ索引によりヒツトしたウェイのデータが
、その後のフラッシュ処理により無効果された後、ブロ
ックロードにより他のウェイに読み込まれたり、あるい
は、ブロックロードにより追い出され、他のタグアドレ
スを持つデータによりプレースされてしまう。

従って、従来技術においては、上記問題点を解決するた
めに、データ要求部から読み出し要求された読み出しデ
ータがキャッシュメモリに存在しなかった場合、主記憶
装置からのブロックロードを要求するブロックアドレス
と、ストアバッファのアドレス部に格納されているアド
レスの各ブロックアドレスが一致するか比較し、一致が
検出された場合には、ブロックロードを抑止しておき、
ストアバッファ内のすべてのデータをキャッシュメモリ
に掃き出してからブロックロードを起動し、一致が検出
されなかった場合には、ブロックロードを起動し、かつ
、読み出しアドレスのカラムアドレス部とストアバッフ
ァのアドレス部に格納されているアドレスの各カラムア
ドレス部が一致するかの比較と、読み出しデータのキャ
ッシュメモリへの書き込みウェイと、ストアバッファの
掃き出しウェイ部に格納されている各掃き出しウェイが
一致するかの比較を行ない、比較結果が共に一致を示す
カラムアドレスと掃き出しウェイの組が検出された場合
、対応するストアバッファ内のデータのキャラ−シュメ
モリへの掃き出しを無効にするよう制御していた。

〔発明が解決しようとする課題〕

上述した従来のキャッシュ制御装置は、データ要求部か
ら要求された読み出しデータがキャッシュメモリに存在
せず主記憶からのブロックロードを起動する際、−読み
出しデータのアドレスのブロックアドレス部と、ストア
バッファのアドレス部に格納されているアドレスの各ブ
ロックアドレス部が一致するかを比較し、一致が検出さ
れた場合、ストアバッファ内のデータをキャッシュメモ
リに掃き出し終るまでブロックロードの起動を抑止する
ようになっているので、その分、データ要求部へのデー
タ転送が遅れ性能が落ちるという欠点がある。

〔課題を解決するための手段〕

本発明のキャッシュ制御装置は、主記憶装置をアドレス
の下位部であるカラムアドレスにより、いくつかのカラ
ムに分け、各カラムアドレスごとに最大ｎ個（ｎ≧１）
のデータのコピーを格納スるデータアレイと、データ要
求部が必要とするデータが該データアレイ上にあるかを
調べるために、該データアレイ上に存在するデータのカ
ラムアドレスに対応してアドレス上位部であるタグアド
レスと、該タグアドレスが有効か否かを示すためのバリ
ッドビットの対を格納するアドレスアレイからなるｎウ
ェイアソシアティブ方式のキャッシュメモリと、演算実
行部から主記憶への掃き出しデータと掃き出しアドレス
、該キャッシュメモリへの掃き出しウェイの組を複数個
保持するストアバッファを備える演算処理装置における
キャッシュ制御装置において、該データ要求部から要求
された読み出しデータが該キャッシュメモリに存在せず
、該主記憶からのブロックロードを起動する際、該読み
出しデータのカラムアドレス部と、該ストアバッファの
アドレス部の各カラムアドレス部が一致するかを比較す
るカラムアドレス比較手段と、該読み出しデータのタグ
アドレス部と該ストアバッファのアドレス部の各タグア
ドレス部が一致するかを比較するタグアドレス比較手段
と、該読み出しデータの該キャッシュメモリへの書き込
みウェイと該ストアバッファの掃き出しウェイ部に格納
されている各掃き出しウェイが一致するかを比較する書
き込みウェイ比較手段と、該カラムアドレス比較手段と
該タグアドレス比較手段の双方の比較結果が一致を示す
掃き出しアドレスが検出された場合は、対応する掃き出
しウェイを該読み出しデータの該キャッシュメモリへの
書き込みウェイに変更し、該カラムアドレス比較手段と
該書き込みウェイ比較手段の比較結果が共に一致を示し
、該タグアドレス比較手段の比較結果が不一致を示す掃
き出しアドレスと掃き出しウェイの組が検出された場合
は、対応する掃き出しデータの該キャッシュメモリへの
掃き出しを無効にする掃き出しウェイ制御手段を有して
いる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図（Ａ）、（Ｂ）は本発明の一実施例を示すブロッ
ク図である。本発明のキャッシュ制御装置は、周辺に主
記憶装置をアドレスの下位部であるカラムアドレスによ
り、いくつかのカラムに分け、各カラムアドレスごとに
最大ｎ個（ｎ≧１）のデータのコピーを格納するデータ
アレイと、データ要求部が必要とするデータが該データ
アレイ上にあるかを調べるために、該データアレイ上に
存在するデータのカラムアドレスに対応シて、アドレス
上位部であるタグアドレスと、該タグアドレスが有効か
否かを示すためのバリッドビットの対を格納するアドレ
スアレイからなるｎウェイセットアソシアティブ方式の
キャッシュメモリと、演算実行部から主記憶への掃き出
しデータと掃き出しアドレス、該キャッシュメモリへの
掃き出しウェイの組を複数個保持するストアバッファを
備える演算処理装置が存在している。

本実施例のキャッシュ制御装置はカラムアドレス比較部
１０１、タグアドレス比較部１ｏ２、書き込みウェイ比
較部１０３、掃き出しウェイ制御部１０４からなる。

アドレスレジスタ１０５はアドレス送出部がら送られる
アドレスの受はレジスタであり、このアドレスレジスタ
１０５の内容がストアアドレスレジスタＡ１０６、スト
アアドレスレジスタＢＩＯ７の内、アドレスライトポイ
ンタ１０８により、指示された側に書き込まれ、アドレ
スリードポインタ１０９により指示された側の内容がセ
レクタＣ１１０に選択されキャッシュメモリと主記憶に
送られる。同図（ｂ）に示すストアデータレジスタＡ１
１ｌ、ストアデータレジスタＢ１１２はデータ送出部か
ら送られてくるデータを格納するレジスタであり、デー
タライトポインタ１１３により選択された側にデータ送
出部からのデータが書き込まれ、データリードポインタ
１１４により指示された側の内容がセレクタＤ１１５に
より選択され、キャラ−シュメモリと主記憶へ送出され
る。

ストアウェイレジスタＡ１１６、ストアウェイレジスタ
Ｂ１１７は、セレクタＤ１１５により選択されたデータ
をキャッシュメモリのどのウェイに書き込むかの情報を
格納するレジスタであり、書き込みウェイに対応するビ
ットに「１」が立てられ、それぞれクリア信号Ａ１２６
、クリア信号１２７によりクリアされる。又、アドレス
ライタポインタ１０８による書き込み指示と掃き出しウ
ェイ制御部１０４による書き込み指示のオアゲート１２
４、オアゲート１２５にょるオア出力により、セレクタ
Ａ１２８の出力をどちらのストアウェイレジスタに書き
込むかが指示され、アドレスリードポインタ１０９によ
り指示される側のストアデータレジスタの内容がセレク
タ８１１８にょり選択されキャッシュメモリに送出され
る。

ＬＲＵ　１２１はカラムアドレスごとに、キャッシュメ
モリのどのウェイのデータが最近まで最もアクセスされ
なかったかの情報を記憶しており、キャッシュミスによ
り、ブロックロードをする際、そのカラムアドレスに対
応するＬＲＵ　１２１の内容がＬＲＵリードレジスタ１
２２に読み出され、リプレース情報作成回路１２３によ
り、ブロックロードされたデータをキャッシュメモリの
とのウェイに書き込むかの情報が作成される。セレクタ
Ｅ１１９では、キャッシュメモ１ノにヒツトした場合は
ヒツトウェイ送出部から送られる情報を、キャッシュミ
スの場合は、リプレース情報作成回路から送られる情報
を選択する。更新回路１２０では、このセレクタＥ１１
９により選択された情報から、ＬＲＵ１２１の更新情報
を作成し、この情報により、ＬＲＵ１２１が更新される
。

第２図は、ブロックロード時、カラムアドレス比較部１
０１、タグアドレス比較部１０２、書き込みウェイ比較
部１０３の比較結果により掃き出しウェイ制御部１０４
がどのように動作するかを示したものである。第２図に
おいて、ケース１は、データ要求部からライト要求が出
された時は、図示せぬアドレスアレイにおいてキャッシ
ュミスとなったが、その後、データ要求部から同じブロ
ックに対してリード要求が出されブロックロードが行な
われた場合、あるいはライト要求が出された時は図示せ
ぬアドレスアレイにおいてキャシュヒツトしたが、フラ
ッシュされてしまい、その後、同じブロックがブロック
ロードされた場合に起こる。この場合、掃き出しウェイ
制御部では、セレクタＡ１２８を、リプレース情報作成
回路１２３側に切り換え、その内容を、カラムアドレス
比較手段１０１、タグアドレス比較手段１０２の双方で
一致が検出された掃き出しアドレスに対応するストアウ
ェイレジスタに書き込む。ケース２は、データ要求部か
らライト要求が出された時は、図示せぬアドレスアレイ
においてキャツシュヒツトしたが、その後のブロックロ
ードによりプレースされる場合に起こる。この場合には
、カラムアドレス比較手段１０１　、：、書き込みウェ
イ比較手段１０３で一致が検出され、タグアドレス比較
手段１０２により不一致が検出された掃き出しアドレス
と掃き出しウェイの紐に対応するストアウェイレジスタ
の内容がクリアされる。ケース３は、ストアバッファか
らキャッシュメモリへの掃き出しウェイと、ブロックロ
ードされたデータのキャッシュメモリへの書き込みウェ
イが異なるので問題はない。したがって、掃き出しウェ
イ制御部１０４では、何も行なわない。又、ケース４は
、ストアバッフγからキャッシュメモリへの掃き出しカ
ラムと、ブロックロードされたデータのキャッシュメモ
リへの掃き出しカラムと、ブロックロードされたデータ
のキャッシュメモリへの書き込みカラムが異なるので問
題はない。したがって、この場合も、掃き出しウェイ制
御部１０４では、何も行なわない。

〔発明の効果〕

以上説明したように本発明は、ブロックロードするデー
タのカラムアドレス部、タグアドレス部、キャッシュメ
モリへの書き込みウェイをそれぞれストアバッファアド
レス部のカラムアドレス部、タグアドレス部、及び、掃
き出しウェイ部と比較し、一致を検出し、この結果を使
いストアバッファの掃き出しウェイ部を更新することに
より、ブロックロードするデータとストアバッファ内の
データのブロックアドレスが一致する場合に、ブロック
ロードを抑止し、ストアバッファ内のデータをすべてキ
ャッシュメモリに掃き出す必要がなく、すぐにブロック
ロードを起動できるため、データ要求部へのデータ転送
が早まり、性能を上げる効果がある。

【図面の簡単な説明】

第１図（Ａ）、（Ｂ）は本発明の一実施例を示す構成図
、第２図はブロックロード時における掃き出しウェイ制
御部の動作を示した図である。

Claims (1)

【特許請求の範囲】
1. 　主記憶装置をアドレスの下位部であるカラムアドレス
   により、いくつかのカラムに分け、各カラムアドレスご
   とに最大ｎ個（ｎ≧１）のデータのコピーを格納するデ
   ータアレイと、データ要求部が必要とするデータが該デ
   ータアレイ上にあるかを調べるために、該データアレイ
   上に存在するデータのカラムアドレスに対応してアドレ
   ス上位部であるタグアドレスと、該タグアドレスが有効
   か否かを示すためのバリッドビットの対を格納するアド
   レスアレイからなるｎウェイアソシアティブ方式のキャ
   ッシュメモリと、演算実行部から主記憶への掃き出しデ
   ータと掃き出しアドレス、該キャッシュメモリへの掃き
   出しウェイの組を複数個保持するストアバッファを備え
   る演算処理装置におけるキャッシュ制御装置において、
   該データ要求部から要求された読み出しデータが該キャ
   ッシュメモリに存在せず、該主記憶からのブロックロー
   ドを起動する際、該読み出しデータのカラムアドレス部
   と、該ストアバッファのアドレス部の各カラムアドレス
   部が一致するかを比較するカラムアドレス比較手段と、
   該読み出しデータのタグアドレス部と該ストアバッファ
   のアドレス部の各タグアドレス部が一致するかを比較す
   るタグアドレス比較手段と、該読み出しデータの該キャ
   ッシュメモリへの書き込みウェイと該ストアバッファの
   掃き出しウェイ部に格納されている各掃き出しウェイが
   一致するかを比較する書き込みウェイ比較手段と、該カ
   ラムアドレス比較手段と該タグアドレス比較手段の双方
   の比較結果が一致を示す掃き出しアドレスが検出された
   場合は、対応する掃き出しウェイを該読み出しデータの
   該キャッシュメモリへの書き込みウェイに変更し、該カ
   ラムアドレス比較手段と該書き込みウェイ比較手段の比
   較結果が共に一致を示し、該タグアドレス比較手段の比
   較結果が不一致を示す掃き出しアドレスと掃き出しウェ
   イの組が検出された場合は、対応する掃き出しデータの
   該キャッシュメモリへの掃き出しを無効にする掃き出し
   ウェイ制御手段を有することを特徴とするキャッシュ制
   御装置。