JPH04148439A - 情報処理装置のトレース方式 - Google Patents
情報処理装置のトレース方式Info
- Publication number
- JPH04148439A JPH04148439A JP2273642A JP27364290A JPH04148439A JP H04148439 A JPH04148439 A JP H04148439A JP 2273642 A JP2273642 A JP 2273642A JP 27364290 A JP27364290 A JP 27364290A JP H04148439 A JPH04148439 A JP H04148439A
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- Japan
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- tracing
- central processing
- trace
- processing units
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置のトレース方式に関し、特に複数
の中央処理装置を有する情報処理装置のプログラム実行
履歴を採取する情報処理装置のトレース方式に関する。
の中央処理装置を有する情報処理装置のプログラム実行
履歴を採取する情報処理装置のトレース方式に関する。
従来の情報処理装置のトレース方式は、実行中のプログ
ラム内で、トレースの終了を制御する命令を実行するこ
とによって、トレースの停止を行っている。
ラム内で、トレースの終了を制御する命令を実行するこ
とによって、トレースの停止を行っている。
上述した従来の情報処理装置のトレース方式は、複数の
中央処理装置を有するマルチプロセッサシステムで、中
央処理装置のそれぞれに対するトレースを行っている場
合に、あるプログラム内でトレースを停止させる命令を
実行しても、そのプログラムが実行されている中央処理
装置のトレースたけしか止めることができず、他の中央
処理装置のトレースかそのまま実行されてしまうので、
それぞれの中央処理装置のトレースに対する同期を取る
ことかできす、中央処理装置の相互間の競合状態を把握
できないという欠点を有している。
中央処理装置を有するマルチプロセッサシステムで、中
央処理装置のそれぞれに対するトレースを行っている場
合に、あるプログラム内でトレースを停止させる命令を
実行しても、そのプログラムが実行されている中央処理
装置のトレースたけしか止めることができず、他の中央
処理装置のトレースかそのまま実行されてしまうので、
それぞれの中央処理装置のトレースに対する同期を取る
ことかできす、中央処理装置の相互間の競合状態を把握
できないという欠点を有している。
本発明の目的は、トレースの続行および停止を制御する
ために、それぞれの中央処理装置に対応したトレース制
御フラグを設定し、そのトレース制御フラグを偽（オフ
）にしてｌ・レースの停止を行うことにより、マルチプ
ロセ・ソサ７ステムでそれぞれの中央処理装置のトレー
スを必要に応して止めることが可能になるので、それぞ
れの中央処理装置のトレースの同期をとり、それぞれの
中央処理装置の相互間の競合状態を把握して、障害調査
を迅速に行うことができる情報処理装置のトレース方式
を提供することにある。
ために、それぞれの中央処理装置に対応したトレース制
御フラグを設定し、そのトレース制御フラグを偽（オフ
）にしてｌ・レースの停止を行うことにより、マルチプ
ロセ・ソサ７ステムでそれぞれの中央処理装置のトレー
スを必要に応して止めることが可能になるので、それぞ
れの中央処理装置のトレースの同期をとり、それぞれの
中央処理装置の相互間の競合状態を把握して、障害調査
を迅速に行うことができる情報処理装置のトレース方式
を提供することにある。
第１の発明の情報処理装置のトレース方式は、（Ａ）そ
れぞれのプログラムを実行する複数の中央処理装置、 （Ｂ）複数の前記中央処理装置のそれぞれに対応して、
共有メモリに設定した複数のトレース情報格納領域、 （Ｃ）複数の前記トレース情報格納領域のそれぞれに対
するトレースの続行および停止を制御するために、複数
の前記トレース情報格納領域のそれぞれに対応して設定
した複数のトレース制御フラグ、 （Ｄ）複数の前記中央処理装置のそれぞれの中にあって
、対応する前記トレース制御フラグが真（オン）ならば
トレースを続行し、対応する前記トレース制御フラグが
偽（オフ）ならばトレースを停止するトレース制御機構
、を備えて構成されている。
れぞれのプログラムを実行する複数の中央処理装置、 （Ｂ）複数の前記中央処理装置のそれぞれに対応して、
共有メモリに設定した複数のトレース情報格納領域、 （Ｃ）複数の前記トレース情報格納領域のそれぞれに対
するトレースの続行および停止を制御するために、複数
の前記トレース情報格納領域のそれぞれに対応して設定
した複数のトレース制御フラグ、 （Ｄ）複数の前記中央処理装置のそれぞれの中にあって
、対応する前記トレース制御フラグが真（オン）ならば
トレースを続行し、対応する前記トレース制御フラグが
偽（オフ）ならばトレースを停止するトレース制御機構
、を備えて構成されている。
また、第２の発明の情報処理装置のトレース方式は、そ
れぞれのプログラムを実行する複数の中央処理装置と、
複数の前記中央処理装置が共有する共をメモリとを存す
る情報処理装置のトレース方式において、 （Ａ）前記共有メモリ上に、複数の前記中央処理装置の
それぞれに対応して、複数のトレース情報格納領域を設
定し、 （Ｂ）複数の前記トレース情報格納領域のそれぞれに対
するトレースの続行および停止を制御するために、複数
の前記トレース情報格納領域のそれぞれに対応して、複
数のトレース制御フラグを設定し、 （Ｃ）複数の前記中央処理装置のそれぞれの中に設けた
トレース制御機構により、対応する前記トレース制御フ
ラグが真（オン）ならばトレースを続行し、対応する前
記トレース制御フラグが偽（オフ）ならばトレースを停
止する、 ことにより構成されている。
れぞれのプログラムを実行する複数の中央処理装置と、
複数の前記中央処理装置が共有する共をメモリとを存す
る情報処理装置のトレース方式において、 （Ａ）前記共有メモリ上に、複数の前記中央処理装置の
それぞれに対応して、複数のトレース情報格納領域を設
定し、 （Ｂ）複数の前記トレース情報格納領域のそれぞれに対
するトレースの続行および停止を制御するために、複数
の前記トレース情報格納領域のそれぞれに対応して、複
数のトレース制御フラグを設定し、 （Ｃ）複数の前記中央処理装置のそれぞれの中に設けた
トレース制御機構により、対応する前記トレース制御フ
ラグが真（オン）ならばトレースを続行し、対応する前
記トレース制御フラグが偽（オフ）ならばトレースを停
止する、 ことにより構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の情報処理装置のトレース方式の一実施
例を示すプロ、り図である。
例を示すプロ、り図である。
第１図に示すように、本実施例の情報処理装置は、それ
ぞれのプログラムを実行する複数の中央処理装置である
ＣＰＵＩ、２と、ＣＰＵＩ、２が共有する共有メモリ３
とを存している。
ぞれのプログラムを実行する複数の中央処理装置である
ＣＰＵＩ、２と、ＣＰＵＩ、２が共有する共有メモリ３
とを存している。
そして、ＣＰＵＩ、２のそれぞれに宵するトレース制御
機構１１．２１は、トレース対象である例外処理および
割込み処理の発生に際して、対応するトレース制御フラ
グ３１１，３２１が真（オン）ならばトレースを続行し
、対応するトレース制御フラグ３１１，３２１が偽（オ
フ）ならばトレースを停止することができる。
機構１１．２１は、トレース対象である例外処理および
割込み処理の発生に際して、対応するトレース制御フラ
グ３１１，３２１が真（オン）ならばトレースを続行し
、対応するトレース制御フラグ３１１，３２１が偽（オ
フ）ならばトレースを停止することができる。
また、共有メモリ３は、ＣＰＵ１用固定メモリ領域３１
と、ＣＰＵ２用固定メモリ領域３２と、プログラム格納
領域３３とを有している。
と、ＣＰＵ２用固定メモリ領域３２と、プログラム格納
領域３３とを有している。
そして、ＣＰＵ１用固定メモリ領域３１は、ＣＰＵＩに
対するトレースの続行および停止を制御するトレース制
御フラグ３１１と、ＣＰＵ１用トレース情報格納領域３
３２の開始アドレスを格納するトレース情報格納領域開
始ポインタ３１２と、ＣＰＵ１用トレース情報格納領域
３３２の最新のトレース情報の位置を示すトレース情報
格納領域カレントポインタ３１３と、ＣＰＵＩ用トレー
ス情報格納領域３３２の終了アドレスを格納するトレー
ス情報格納領域終了ポインタ３１４とを有している。
対するトレースの続行および停止を制御するトレース制
御フラグ３１１と、ＣＰＵ１用トレース情報格納領域３
３２の開始アドレスを格納するトレース情報格納領域開
始ポインタ３１２と、ＣＰＵ１用トレース情報格納領域
３３２の最新のトレース情報の位置を示すトレース情報
格納領域カレントポインタ３１３と、ＣＰＵＩ用トレー
ス情報格納領域３３２の終了アドレスを格納するトレー
ス情報格納領域終了ポインタ３１４とを有している。
一方、ＣＰＵ２用固定メモリ領域３２は、ＣＰＵ２に対
するトレースの続行および停止を制御するトレース制御
フラグ３２１と、ＣＰＵ２用トレース情報格納領域３３
３の開始アドレスを格納するトレース情報格納領域開始
ポインタ３２２と、ＣＰＵ２用トレース情報格納領域３
３３の最新のトレース情報の位置を示すトレース情報格
納領域カレントポインタ３２３と、ＣＰＵ２用トレース
情報格納領域３３３の終了アドレスを格納するトレース
情報格納領域終了ポインタ３２４とを有している。
するトレースの続行および停止を制御するトレース制御
フラグ３２１と、ＣＰＵ２用トレース情報格納領域３３
３の開始アドレスを格納するトレース情報格納領域開始
ポインタ３２２と、ＣＰＵ２用トレース情報格納領域３
３３の最新のトレース情報の位置を示すトレース情報格
納領域カレントポインタ３２３と、ＣＰＵ２用トレース
情報格納領域３３３の終了アドレスを格納するトレース
情報格納領域終了ポインタ３２４とを有している。
他方、プログラム格納領域３３は、トレース制御フラグ
３１１，３２１のオフを行うことができるプログラム３
３１と、ＣＰＵ１の実行履歴を格納するＣＰＵＩ用トレ
ース情報格納領域３３２と、ＣＰＵ２の実行履歴を格納
するＣＰＵ２用トレース情報格納領域３３３とを有して
いる。
３１１，３２１のオフを行うことができるプログラム３
３１と、ＣＰＵ１の実行履歴を格納するＣＰＵＩ用トレ
ース情報格納領域３３２と、ＣＰＵ２の実行履歴を格納
するＣＰＵ２用トレース情報格納領域３３３とを有して
いる。
第２図は本実施例の動作の一例を示す流れ図である。
第２図に示すように、トレース制御機構１１゜２１のそ
れぞれは、まず、ステップ２１０で、トレース対象であ
る例外処理および割込み処理が発生すると、ステップ２
２０で、対応するトレース制御フラグ：３１１．３２１
を参照し、トレース制御フラグ３１１．３２１がオン（
Ｙ）ならば、ステップ２３０で、対応するトレース情報
格納領域カレントポインタ３１３．３２３を更新し、ス
テップ２４０で、対応するトレース情報格納領域カレン
トポインタ３１３，３２３が示すＣＰＵＩ用トレース情
報格納領域３３２．ＣＰＵ２用トレース情報格納領域３
３３のそれぞれにトレース情報を格納している。
れぞれは、まず、ステップ２１０で、トレース対象であ
る例外処理および割込み処理が発生すると、ステップ２
２０で、対応するトレース制御フラグ：３１１．３２１
を参照し、トレース制御フラグ３１１．３２１がオン（
Ｙ）ならば、ステップ２３０で、対応するトレース情報
格納領域カレントポインタ３１３．３２３を更新し、ス
テップ２４０で、対応するトレース情報格納領域カレン
トポインタ３１３，３２３が示すＣＰＵＩ用トレース情
報格納領域３３２．ＣＰＵ２用トレース情報格納領域３
３３のそれぞれにトレース情報を格納している。
そして、ＣＰＵＩ、２の何れかで動作したプログラム３
３１が、ＣＰＵＩ、２の両方のトレースを止めるために
、トレース制御フラグ３１１゜３２１の両方をオフにし
た後に、ステップ２１０て、トレース対象である例外処
理および割込み処理が発生すると、ステップ２２０で、
トレース制御機構１１．２１のそれぞれは、対応するト
レース制御フラグ３１１．３２１を参照し、トレース制
御フラグ３１１．３２１がオフ（Ｎ）なので、ステップ
２５０で、ＣＰＵ１．２のそれぞれのトレースの停止を
行っている。
３１が、ＣＰＵＩ、２の両方のトレースを止めるために
、トレース制御フラグ３１１゜３２１の両方をオフにし
た後に、ステップ２１０て、トレース対象である例外処
理および割込み処理が発生すると、ステップ２２０で、
トレース制御機構１１．２１のそれぞれは、対応するト
レース制御フラグ３１１．３２１を参照し、トレース制
御フラグ３１１．３２１がオフ（Ｎ）なので、ステップ
２５０で、ＣＰＵ１．２のそれぞれのトレースの停止を
行っている。
このようにして、本実施例は、ＣＰＵ１．２のトレース
の同期をとることができるので、ＣＰＵＩ、２のトレー
ス結果から、ＣＰＵＩ、２の相互間の競合状態が容易に
把握できることとなる。
の同期をとることができるので、ＣＰＵＩ、２のトレー
ス結果から、ＣＰＵＩ、２の相互間の競合状態が容易に
把握できることとなる。
以上説明したように、本発明の情報処理装置のトレース
方式は、トレースの続行および停止を制御するために、
それぞれの中央処理装置に対応したトレース制御フラグ
を設定し、そのトレース制御フラグを偽（オフ）にして
トレースの停止を行うことにより、マルチプロセッサ／
ステムでそれぞれの中央処理装置のトレースを必要に応
じて止めることが可能になるので、それぞれの中央処理
装置のトレースの同期をとり、それぞれの中央処理装置
の相互間の競合状態を把握して、障害調査を迅速に行う
ことができるという効果を有している。
方式は、トレースの続行および停止を制御するために、
それぞれの中央処理装置に対応したトレース制御フラグ
を設定し、そのトレース制御フラグを偽（オフ）にして
トレースの停止を行うことにより、マルチプロセッサ／
ステムでそれぞれの中央処理装置のトレースを必要に応
じて止めることが可能になるので、それぞれの中央処理
装置のトレースの同期をとり、それぞれの中央処理装置
の相互間の競合状態を把握して、障害調査を迅速に行う
ことができるという効果を有している。
第１図は本発明の情報処理装置のトレース方式の一実施
例を示すブロック図、第２図は本実施例の動作の一例を
示す流れ図である。 １．２・・・・・・ＣＰＵ、３・・・・・・共有メモリ
、１１゜２１・・・・・・トレース制御機構、３１・・
・・・・ＣＰＵＩ用固定メモリ領域、３２・・・・・・
ＣＰＵ２用固定メモリ領域、３３・・・・・・プログラ
ム格納領域、３１１゜３２１・・・・・・トレース制御
フラグ、３１２，３２２・・・・・・トレース情報格納
領域開始ポインタ、３１３．３２３・・・・・・トレー
ス情報格納領域カレントポインタ、３１４，３２４・・
・・・・トレース情報格納領域終了ポインタ、３３１・
・・・・・プログラム、３３２・・・・・・ＣＰＵＩ用
トレース情報格納領域、３３３・・・・・・ＣＰＵ２用
トレース情報格納領域。
例を示すブロック図、第２図は本実施例の動作の一例を
示す流れ図である。 １．２・・・・・・ＣＰＵ、３・・・・・・共有メモリ
、１１゜２１・・・・・・トレース制御機構、３１・・
・・・・ＣＰＵＩ用固定メモリ領域、３２・・・・・・
ＣＰＵ２用固定メモリ領域、３３・・・・・・プログラ
ム格納領域、３１１゜３２１・・・・・・トレース制御
フラグ、３１２，３２２・・・・・・トレース情報格納
領域開始ポインタ、３１３．３２３・・・・・・トレー
ス情報格納領域カレントポインタ、３１４，３２４・・
・・・・トレース情報格納領域終了ポインタ、３３１・
・・・・・プログラム、３３２・・・・・・ＣＰＵＩ用
トレース情報格納領域、３３３・・・・・・ＣＰＵ２用
トレース情報格納領域。
Claims (1)
- 【特許請求の範囲】 １、（Ａ）それぞれのプログラムを実行する複数の中央
処理装置、 （Ｂ）複数の前記中央処理装置のそれぞれに対応して、
共有メモリに設定した複数のトレース情報格納領域、 （Ｃ）複数の前記トレース情報格納領域のそれぞれに対
するトレースの続行および停止を制御するために、複数
の前記トレース情報格納領域のそれぞれに対応して設定
した複数のトレース制御フラグ、 （Ｄ）複数の前記中央処理装置のそれぞれの中にあって
、対応する前記トレース制御フラグが真（オン）ならば
トレースを続行し、対応する前記トレース制御フラグが
偽（オフ）ならばトレースを停止するトレース制御機構
、を備えることを特徴とする情報処理装置のトレース方
式。 ２、それぞれのプログラムを実行する複数の中央処理装
置と、複数の前記中央処理装置が共有する共有メモリと
を有する情報処理装置のトレース方式において、 （Ａ）前記共有メモリ上に、複数の前記中央処理装置の
それぞれに対応して、複数のトレース情報格納領域を設
定し、 （Ｂ）複数の前記トレース情報格納領域のそれぞれに対
するトレースの続行および停止を制御するために、複数
の前記トレース情報格納領域のそれぞれに対応して、複
数のトレース制御フラグを設定し、 （Ｃ）複数の前記中央処理装置のそれぞれの中に設けた
トレース制御機構により、対応する前記トレース制御フ
ラグが真（オン）ならばトレースを続行し、対応する前
記トレース制御フラグが偽（オフ）ならばトレースを停
止する、 ことを特徴とする情報処理装置のトレース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2273642A JPH04148439A (ja) | 1990-10-12 | 1990-10-12 | 情報処理装置のトレース方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2273642A JPH04148439A (ja) | 1990-10-12 | 1990-10-12 | 情報処理装置のトレース方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04148439A true JPH04148439A (ja) | 1992-05-21 |
Family
ID=17530534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2273642A Pending JPH04148439A (ja) | 1990-10-12 | 1990-10-12 | 情報処理装置のトレース方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04148439A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008299360A (ja) * | 2007-05-29 | 2008-12-11 | Hitachi Ltd | 履歴情報管理方法及び履歴情報管理システム |
| JP2021108129A (ja) * | 2017-03-29 | 2021-07-29 | グーグル エルエルシーＧｏｏｇｌｅ ＬＬＣ | 分散ハードウェアトレーシング |
| US11921611B2 (en) | 2017-03-29 | 2024-03-05 | Google Llc | Synchronous hardware event collection |
-
1990
- 1990-10-12 JP JP2273642A patent/JPH04148439A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008299360A (ja) * | 2007-05-29 | 2008-12-11 | Hitachi Ltd | 履歴情報管理方法及び履歴情報管理システム |
| JP2021108129A (ja) * | 2017-03-29 | 2021-07-29 | グーグル エルエルシーＧｏｏｇｌｅ ＬＬＣ | 分散ハードウェアトレーシング |
| US11650895B2 (en) | 2017-03-29 | 2023-05-16 | Google Llc | Distributed hardware tracing |
| JP2023082040A (ja) * | 2017-03-29 | 2023-06-13 | グーグル エルエルシー | 分散ハードウェアトレーシング |
| US11921611B2 (en) | 2017-03-29 | 2024-03-05 | Google Llc | Synchronous hardware event collection |
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