JPH04148462A

JPH04148462A - 共有メモリ試験方式

Info

Publication number: JPH04148462A
Application number: JP2272279A
Authority: JP
Inventors: Shinji Miyahara; 宮原　真次
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-10-12
Filing date: 1990-10-12
Publication date: 1992-05-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕複数の中央情報処理装置と、当該各情報処理装置からの
アクセスが可能な共有メモリと、を有する情報処理シス
テムの共有メモリ試験方式に関し、各中央情報処理装置が負担するメモリ容量を減少させ、
試験時間を短縮することがてき又、競合試験を容易に行
うことがてきる共有メモリ試験方式を提供することを目
的とし、前記各中央情報処理装置に、前記共有メモリのメモリ領
域を分割して各中央処理装置毎に割り当てた各担当領域
についてアクセス等の試験を行う担当領域試験手段を設
けた構成である。

〔産業上の利用分野）本発明は共有メモリ試験方式に係り、特に、複数の中央
情報処理装置と、当該各情報処理装置からのアクセスが
可能な共有メモリと、を有する情報処理システムの共有
メモリ試験方式に関する。

近年の情報処理システムの大規模化に伴い、複数個の計
算機システムを統合するために共有メモリが採用されて
いる。当該共有メモリの実装容量は年々大容量化してお
り、試験時間が数時間から十数時間もかかるという状況
にある。

尚、共有メモリに対する試験の必要があるのは、共有メ
モリは一般に半導体メモリであって、磁気ディスク装置
の磁気メモリに比べ信頼性が一般に低いからである。

（従来の技術）従来、第５図に示すような情報処理システムの共有メモ
リ試験方式があった。

当該情報システムは同図に示すように、複数の中央情報
処理装置（ＣＰＵ）５２＝　；ｉ・１，２．〜と、当該
各情報処理装置５２Ｎからのアクセスが可能な共有メモ
リ５１と、を有する情報処理システムであって、各中央
情報処理装置５２．のうち、１つの中央情報処理装置５
２□に、当該共有メモリ５１のメモリ領域についてのア
クセス等の試験を行う試験手段（試験プログラム）５３
を設けたものである。

ここで、共有メモリ５１に対するアクセスの試験は当該
共有メモリに対し所定のデータを書き込み、書き込んだ
当該データの読み出しを行うことにより実行されること
になる。

従来ては第４図（ａ）に示すように、■前記ｃｐｕ　（
中央情報処理装置）がバス上に共有メモリへのデータを
送出する。すると、■でバスは共有メモリにデータを転
送する（２５６バイトずつ転送する）。■て共有メモリ
はデータを受信して指定された共有メモリ領域へ書き込
んだ後、受領ステータスをＣＰＵに返答する。■でＣＰ
Ｕは次の２５６バイトのデータをバス上に送出する。以
上の手順が指定されたデータ量になるまで繰り返される
ことになる。

したがって、共有メモリが受領ステータスを送出するま
てには、一定の時間ｔ１かかかり次のデータ転送が待た
される。

（発明が解決しようとする課題〕ところで、従来例に係る共有メモリ試験方式にあっては
、上述したように、共有メモリ領域のすべてについて１
台のＣＰＵにより試験を行っており、ＣＰＵが受領ステ
ータスを受信するまで次のデータを転送することができ
ないので効率が悪く、大容量の共有メモリの構成では試
験時間が増大するという問題点を有していた。

そこで、本発明は処理速度の大きい共有メモリ試験方式
を提供することを目的としてなされたものである。

〔課題を解決するための手段〕

以上の技術的課題を解決するため、第一の発明は第１図
に示すように、複数の中央情報処理装置２ｉ；ｉ＝１．
２．〜と、当該各情報処理装置２．からのアクセスが可
能な共有メモリ１゜と、を有する情報処理システムにお
いて、前記各中央情報処理装置２．に、前記共有メモリ
１゜のメモリ領域を分割して各中央処理装置毎に割り当
てた各担当領域についてアクセス等の試験を行う担当領
域試験手段３、；ｉ・１，２．〜を設けたものである。

一方、第二の発明は第２図に示すように、複数の中央情
報処理装置２．；ｉ・１，２．〜と、当該各情報処理装
置２ｉからのアクセスが可能な複数の共有メモリ１．　
；ｊ＝１．２．〜と、を有する情報処理システムにおい
て、前記各中央情報処理装置２ｉに、前記各共有メモリ
１ｊのメモリ領域を分割して各中央処理装置毎に割り当
てた各担当領域についてアクセス等の試験を行う担当領
域試験手段２３□；ｉ＝１．２．〜を設けたものである
。

〔作用〕本発明は第１図及び第２図に示すように、試験が行われ
ようとする共有メモリｌ□　（１つの場合及び複数の場
合を含む）は当該情報システムに属する各中央情報処理
装置２に設けられた担当領域試験手段３．により共有メ
モリ１、を分割した各担当領域に関しアクセス等に関す
る試験を行うことになる。

尚、ここで、「中央処理装置」には本来のＣＰＵのみな
らず主記憶装置等の周辺装置も含む。

例えばアクセス等の試験を行う場合には、所定のデータ
を各担当領域試験手段３ｉ（２３ｉ）により各担当領域
に書き込まれ、書き込まれたデータを再び読み出し、比
較することにより、アクセスが正しく行われたか否かを
検査することにより行う。

本発明に係る共有メモリ試験方式は各中央処理装置に設
けられた各担当領域試験手段３゜（２３ｉ）は−斉に並
列して処理を行うことができるため、担当領域試験手段
３１が担当する領域は狭く、且つ同時に処理が行われる
ため、試験時間は短縮されることになる。

例えは、共有メモリ１１の全容量がＳサイズで、中央情
報処理装置２ｉが０台ある場合には担当領域試験手段３
．（２３□）が担当する試験領域はｓ／ｎの容量分たけ
になる。

各担当領域試験手段３、（２３□）は各共有メモリエ、
の担当領域について一斉に試験を開始する場合には共有
メモリの試験実行時間は１１０に短縮されることになる
。

また、複数台の中央処理装置から同時に共有メモリをア
クセスするので従来別個に実施していた共有メモリの競
合テストか不要となる。

〔実施例〕

続いて、本発明に係る実施例について説明する。

本実施例に係るシステムを第３図に示す。

本実施例に係る情報処理システムは同図に示すように、
２台の共有メモリ１１１　（ＳＳＵ）；　ｉ＝１．２と
、当該共有メモリを共用するアクセス可能な８台の中央
情報処理装置（以下ｒＣＰＵＪという）　１２Ｈ；ｉ＝
１．２．〜，８と、外部記憶装置１４とを有するもので
ある。

また、本実施例では同図に示すように、前記担当領域試
験手段２３．とじて、当該ＣＰＵの主記憶装置には試験
プログラム（テストプログラム）１３　、　；ｉ＝１．
２．〜，８が格納されている。

また、本実施例では各試験プログラム１３□に対し前記
試験対象の共有メモリ１１Ｊのテスト領域は分割されて
各ＣＰＵ１２．に割り当てられている。

例えば、共有メモリ１１よの容量が１６Ｇｂ（キガバイ
ト）サイズて、ＣＰＵ１２．が８台ある場合には各試験
プログラム１３．にはｓ／８分のメモリ容量だけが割り
当てられることになる。

続いて、本実施例に係る試験方式の動作について説明す
る。

第３図に示す外部記憶装置１４のＤＩＳＫより各ＣＰＵ
１２□のメモリに試験プログラム１３゜をロードする。

本実施例に係る情報処理システムではＣＰＵ１２．が８
台あるので、共有メモリ１１１　１１２のメモリ領域を
８分割し、ＣＰＵ１台には５ＳＵＩ−１領域の４Ｇｂ分
を割り当てる。また、ＣＰＵには５ＳＵＩ−２領域の４
Ｇｂというように、各ＣＰＵに異なる４Ｇｂ分の担当領
域を割り当てる。

各ＣＰＵの試験プログラム１３□は割り当てられた各担
当領域に対しアクセスの試験を同時に実行することにな
る。

したかって、各ＣＰＵ１２．は１台のＣＰＵて試験を実
行する場合に比べ試験時間か１７８で済み、例えは、８
時間かかる試験が１時間で終了することになる。

次に、バス結合方式により、本方式により試験を行う場
合について説明する。

第４図（ｂ）に示すように、各ＣＰＵ１２．と共有メモ
リ１１１．１１□がバスて接続されているシステムでは
、ＣＰＵて指定されたデータ量は、バス上では数十ハイ
トヘー数百バイトずつに分割して転送される。例えは２
５６バイ１−である。

今、共有メモリ１１□の全領域を８等分して、８台の中
央処理装置２としてのＣＰＵ１２ｉに夫々異なる領域を
割り当てた場合、本方式ではＣＰＵ１２．がバス上にデ
ータを送出した後であっても、従来と異なり、他のＣＰ
Ｕ１２□、〜、ＣＰＵ１２．も同図（ｂ）に示すように
、連続して効率良く、データを送出することかできる。

通常、ＳＳＵには、受信データのスタック機能があり、
書込み要求は受は付けられる。

一般のＳＳＵのスタックバイト総量はｔ１時間に送出さ
れる総バイト数より大きいので、ＣＰＵかデータ転送待
ちになることはない。

また、ＳＳＵの書込みか高速化されｔ１時間が短縮され
ることも予想されるか、その時はバス上のデータ転送能
力も高速化されるために、比率としては変化がなく、こ
の方式での効果は実証される。また、複数台のＣＰＵが
同時に共有メモリをアクセスするので従来、別個に実施
していた共有メモリの競合テストが不要になる。

以上説明したように、本実施例では従来例に比較して第
４図に示すように、試験時間が短縮化されることになる
。

尚、上述の実施例ては共有メモリ１１．を２台てＣＰＵ
１２□を８台としたが、当該場合に限られることなく、
また、当該実施例ては共有メモリ１１、とＣＰＵとのハ
ス結合方式等の接続形態には依存しない。

〔発明の効果〕

以上説明したように、本発明では複数の中央情報処理装
置の各々に担当領域試験手段を設は当該担当領域試験手
段により、試験対象となる共有メモリの領域を分割して
試験を行うようにしている。

したがって、従来のように、１つの中央情報処理装置に
設けた試験手段により試験を行う場合に比較して、試験
時間を短縮することができることになる。また、複数台
の中央処理装置から同時に共有メモリをアクセスするの
で従来別個に実施していた共有メモリの競合テストが不
要になる。

【図面の簡単な説明】

第１図は第一の発明の原理ブロック図、第２図は第二の
発明に係る原理ブロック図、第３図は実施例に係る共有
メモリ試験方式を示すブロック図、第４図は従来例（ａ
）及び実施例（ｂ）に係る動作を示すタイムチャート、
及び第５図は従来例に係るブロック図である。１、；　ｉ＝ｏ、１，２．〜・・・共有メモリ２□　（
１２Ｈ）　；　ｉ＝１．２．〜・・・中央情報処理装置
（ＣＰＵ）３□、２３□　（１３□）　；ｉ＝１．２．〜・・・担
当領域試験手段（試験プログラム）

Claims

【特許請求の範囲】

（１）中央情報処理装置（２＿ｉ；ｉ＝１，２，〜）と
、当該各情報処理装置（２＿ｉ）からのアクセスが可能
な共有メモリ（１０）と、を有する情報処理システムに
おいて、前記各中央情報処理装置（２＿ｉ）に、前記共有メモリ
（１０）のメモリ領域を分割して各中央処理装置毎に割
り当てた各担当領域についてアクセス等の試験を行う担
当領域試験手段（３＿ｉ；ｉ＝１，２，〜）を設けたこ
とを特徴とする共有メモリ試験方式。
（２）複数の中央情報処理装置（２＿ｉ；ｉ＝１，２，
〜）と、当該各情報処理装置（２＿ｉ）からのアクセス
が可能な複数の共有メモリ（１＿ｊ；ｊ＝１，２，〜）
と、を有する情報処理システムにおいて、前記各中央情報処理装置（２＿ｉ）に、前記各共有メモ
リ（１＿ｊ）のメモリ領域を分割して各中央処理装置毎
に割り当てた各担当領域についてアクセス等の試験を行
う担当領域試験手段（１３＿ｉ；ｉ＝１，２，〜）を設
けたことを特徴とする共有メモリ試験方式。