JPH04150224A - 集積回路 - Google Patents
集積回路Info
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- JPH04150224A JPH04150224A JP2273510A JP27351090A JPH04150224A JP H04150224 A JPH04150224 A JP H04150224A JP 2273510 A JP2273510 A JP 2273510A JP 27351090 A JP27351090 A JP 27351090A JP H04150224 A JPH04150224 A JP H04150224A
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- JP
- Japan
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- signal line
- output signal
- integrated circuit
- input signal
- transistors
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- 230000001737 promoting effect Effects 0.000 claims description 5
- 238000007599 discharging Methods 0.000 claims description 3
- 230000000295 complement effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 229920000742 Cotton Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
この発明は集積回路に関し、特に低消費電力で、高速の
３状態回路を有する集積回路に関するものである。
３状態回路を有する集積回路に関するものである。
Ｂ９．−従来の技術
第３図は、従来のプルアップ形の３状態回路を有する集
積回路の構成を示す図である０図において、インバータ
３の入力側はデータ信号＃ｓ１に接続され、その出力側
はオアゲート５の一方の入力側に接続されると共にアン
ドゲート６の一方の入力側に接続されている。また、イ
ンバータ４の入力側は、イネーブル（「Ｎ）信号ｕＡ２
に接続されると共にオアゲート５の他方の入力側に接続
され、その出力側はアンドゲート６の他方の入力側に接
続される。Ｐチャネルエンハンスメント形ＭＯＳＦＥＴ
７ （以下、Ｐ形ＦＥＴ７という）のゲートには、オア
ゲート５の出力側が接続され、このＰ形ＦＥＴ７のドレ
イン端子側には、第１の電源電圧Ｖｃに接続されると共
にそのソース端子側には、凡チャネルエンハンスメント
形ＭＯＳＦＥＴ９（以下、Ｎ形ＦＥＴ８という）のドレ
イン端子側が接続されている。この＼形ＦＥＴ８のゲー
ト端子側にはアンドゲート６の出力側に接続されると共
にそのソース端子側には、第２の電源電圧、すなわち基
準電位（アース電位）に接続されている。
積回路の構成を示す図である０図において、インバータ
３の入力側はデータ信号＃ｓ１に接続され、その出力側
はオアゲート５の一方の入力側に接続されると共にアン
ドゲート６の一方の入力側に接続されている。また、イ
ンバータ４の入力側は、イネーブル（「Ｎ）信号ｕＡ２
に接続されると共にオアゲート５の他方の入力側に接続
され、その出力側はアンドゲート６の他方の入力側に接
続される。Ｐチャネルエンハンスメント形ＭＯＳＦＥＴ
７ （以下、Ｐ形ＦＥＴ７という）のゲートには、オア
ゲート５の出力側が接続され、このＰ形ＦＥＴ７のドレ
イン端子側には、第１の電源電圧Ｖｃに接続されると共
にそのソース端子側には、凡チャネルエンハンスメント
形ＭＯＳＦＥＴ９（以下、Ｎ形ＦＥＴ８という）のドレ
イン端子側が接続されている。この＼形ＦＥＴ８のゲー
ト端子側にはアンドゲート６の出力側に接続されると共
にそのソース端子側には、第２の電源電圧、すなわち基
準電位（アース電位）に接続されている。
Ｐ形ＦＥ７７のソース端子側とＮ形ＦＥＴ３のドレイン
端子側の接続点には出力信号線１０が接続されている。
端子側の接続点には出力信号線１０が接続されている。
また、プルアップ抵抗９は、その−端が第１の電源電圧
Ｖｃに接続され、その他端が出力線１０が接続されてい
る。さらに、出力信号・線１０には次段の０Ｍ０５回路
への入力回路１１が接続されている。なお、０Ｍ０５回
路では、出力線１０をフローティングにしておくと、次
段のＣＭＯＳの入力がふらつくことになるので、プルア
ップ抵抗９が設けられる。
Ｖｃに接続され、その他端が出力線１０が接続されてい
る。さらに、出力信号・線１０には次段の０Ｍ０５回路
への入力回路１１が接続されている。なお、０Ｍ０５回
路では、出力線１０をフローティングにしておくと、次
段のＣＭＯＳの入力がふらつくことになるので、プルア
ップ抵抗９が設けられる。
次に、第３図の集積回路の動作を説明する。
いま、イネーブル信号線２に論理値ルベルのＥＮ信号が
与えられた場合、オアゲート５の出力信号は必ず論理値
ルベルになるので、ＭＯＳＦＥＴ７は必ずオフになり、
また、アンドゲート６の出力信号は必ず論理値Ｏレベル
になるので、ＭＯ３ＦＥＴ８は必ずオフになる。したが
ってＥＮ信号が論理値ルベルの場合には、データ信号線
１に供給されるデータ信号の値にかかわらず、ＦＥＴ７
．８は両方共必ずオフになる。すなわち、ＥＮ信号が論
理値ルベルである場合、出力信号線１０は高インピーダ
ンス状態になる。
与えられた場合、オアゲート５の出力信号は必ず論理値
ルベルになるので、ＭＯＳＦＥＴ７は必ずオフになり、
また、アンドゲート６の出力信号は必ず論理値Ｏレベル
になるので、ＭＯ３ＦＥＴ８は必ずオフになる。したが
ってＥＮ信号が論理値ルベルの場合には、データ信号線
１に供給されるデータ信号の値にかかわらず、ＦＥＴ７
．８は両方共必ずオフになる。すなわち、ＥＮ信号が論
理値ルベルである場合、出力信号線１０は高インピーダ
ンス状態になる。
また、論理値ＯレベルのＥＮ信号が、イネーブル信号線
２に与えられた場合、データ信号線１を論理値ルベルに
すると、オアゲート５の出力信号は論理値Ｏレベルにな
り、アンドゲート６の出力信号は論理値Ｏレベルになる
。この結果、Ｐ形ＦＥＴ７はオンにされるが、Ｎ形ＦＥ
７８はオフにされる。したがって、出力信号は論理値ル
ベルになる。
２に与えられた場合、データ信号線１を論理値ルベルに
すると、オアゲート５の出力信号は論理値Ｏレベルにな
り、アンドゲート６の出力信号は論理値Ｏレベルになる
。この結果、Ｐ形ＦＥＴ７はオンにされるが、Ｎ形ＦＥ
７８はオフにされる。したがって、出力信号は論理値ル
ベルになる。
さらに、論理値ＯレベルのＥＮ信号がイネーブル信号線
２に与えられた場合、データ信号線１を論理値０レベル
にすると、オアゲート５の出力信号は論理値ルベルにな
り、アンドゲート６の出力信号は論理値ルベルになる。
２に与えられた場合、データ信号線１を論理値０レベル
にすると、オアゲート５の出力信号は論理値ルベルにな
り、アンドゲート６の出力信号は論理値ルベルになる。
この結果、Ｐ形ＦＥＴ７はオフにされるが、Ｎ形ＦＥ７
８はオンにされる。したがって、出力信号は論理値０レ
ベルになる。
８はオンにされる。したがって、出力信号は論理値０レ
ベルになる。
以上のように、イネーブル信号に応じて、上述の回路は
３状態（ルベル状態、０レベル状態、高インピーダンス
状態）をとる。
３状態（ルベル状態、０レベル状態、高インピーダンス
状態）をとる。
Ｃ０発明が解決しようとする！！！ｌ！上記のような従
来の集積回路では、データ信号１１１ｉ［１に論理値０
レベルのデータ信号を与えると、８力信号綽１０には論
理値Ｏレベルの出力信号が得られる。データ信号ｕ１１
に論理値Ｏレベルのデータ信号ｔ′与えた状態で、イネ
ーブル信号＆ｌ１２に印加された口信号を論理値０レベ
ルから論理値ルベルに遷移すると出力回路がハイインピ
ーダンスになるため、プルアップ抵抗９を通して出力信
号線１０の浮遊容量が電源電圧レベルまで徐々に充電さ
れる。このような状態での出力信号は、プルアップ抵抗
９と上述の浮遊容量の時定数から、例えば数１００ｎｓ
から数μｓかかって０レベルから電源電圧レベルに立ち
上がることになり、この電源電圧レベルへの立ち上がり
は急峻ではないために、この出力信号の受は手である次
段のＣＭＯ８回路の入力レベルが中間的値である時間が
長くなり、その闇に次段のＣＭＯ５回路において貫通電
流が流れ続け、この貫通電流により電力を消費していた
。特に、論理値Ｏレベル信号を多く含むデータ信号はど
、上述の貫通電流は大きくなり、これに比例して消費電
力も大きくなるという問題点があった。
来の集積回路では、データ信号１１１ｉ［１に論理値０
レベルのデータ信号を与えると、８力信号綽１０には論
理値Ｏレベルの出力信号が得られる。データ信号ｕ１１
に論理値Ｏレベルのデータ信号ｔ′与えた状態で、イネ
ーブル信号＆ｌ１２に印加された口信号を論理値０レベ
ルから論理値ルベルに遷移すると出力回路がハイインピ
ーダンスになるため、プルアップ抵抗９を通して出力信
号線１０の浮遊容量が電源電圧レベルまで徐々に充電さ
れる。このような状態での出力信号は、プルアップ抵抗
９と上述の浮遊容量の時定数から、例えば数１００ｎｓ
から数μｓかかって０レベルから電源電圧レベルに立ち
上がることになり、この電源電圧レベルへの立ち上がり
は急峻ではないために、この出力信号の受は手である次
段のＣＭＯ８回路の入力レベルが中間的値である時間が
長くなり、その闇に次段のＣＭＯ５回路において貫通電
流が流れ続け、この貫通電流により電力を消費していた
。特に、論理値Ｏレベル信号を多く含むデータ信号はど
、上述の貫通電流は大きくなり、これに比例して消費電
力も大きくなるという問題点があった。
この発明はかかる問題点を解決するためになされたもの
で、低消費電力で、高速の集積回路を得ることを目的と
する。
で、低消費電力で、高速の集積回路を得ることを目的と
する。
Ｄ、Ｉ！題を解決するための手段
この発明に係る集積回路は、第１及び第２の電源電圧間
に直列に接続された第１及び第２のトランジスタの接続
点から８力信号線が導畠され、前記第１及び第２のトラ
ンジスタの制御端子に接続された一方の入力信号線上の
入力信号に基づし）で前記第１及び第２のトランジスタ
のうちのいずれか一方がオンにされると前記入力信号に
応じた出力信号が前記出力信号線上に現れ、前記第１及
び第２のトランジスタの制御端子に接続された他方の入
力信号線上の入力信号により前記第１及び第２のトラン
ジスタが共にオフにされる３状態回路と前記第１及び第
２の電源電圧のいずれかと前記出力信号線間に接続され
た抵抗とを有する集積回路において、前記他方の入力信
号に基づいて前記出力信号線の充電又は放電を前記抵抗
を介して促進させる充放電促進手段と、前記他方の入力
信号に基づいて前記第１及び第２のトランジスタが共に
オフされないうちに前記第１及び第２のトランジスタの
うちで前記出力信号線が前記抵抗を介して接続されてい
るトランジスタを前記他方の入力信号に応じて所定時間
だけオンさせる手段とを備えたものである。
に直列に接続された第１及び第２のトランジスタの接続
点から８力信号線が導畠され、前記第１及び第２のトラ
ンジスタの制御端子に接続された一方の入力信号線上の
入力信号に基づし）で前記第１及び第２のトランジスタ
のうちのいずれか一方がオンにされると前記入力信号に
応じた出力信号が前記出力信号線上に現れ、前記第１及
び第２のトランジスタの制御端子に接続された他方の入
力信号線上の入力信号により前記第１及び第２のトラン
ジスタが共にオフにされる３状態回路と前記第１及び第
２の電源電圧のいずれかと前記出力信号線間に接続され
た抵抗とを有する集積回路において、前記他方の入力信
号に基づいて前記出力信号線の充電又は放電を前記抵抗
を介して促進させる充放電促進手段と、前記他方の入力
信号に基づいて前記第１及び第２のトランジスタが共に
オフされないうちに前記第１及び第２のトランジスタの
うちで前記出力信号線が前記抵抗を介して接続されてい
るトランジスタを前記他方の入力信号に応じて所定時間
だけオンさせる手段とを備えたものである。
Ｅ０作用
この発明においては、他方の入力信号に基づいて第１及
び第２のトランジスタが共にオフされるのに先立って前
記第１及び第２のトランジスタのうちで出力＋ＳＳ綿線
抵抗を介して接続されているトランジスタを前記他方の
入力信号に応じて所定時間だけオンさせ、充放電促進手
段により出力信号＆！を急速に充放電する。
び第２のトランジスタが共にオフされるのに先立って前
記第１及び第２のトランジスタのうちで出力＋ＳＳ綿線
抵抗を介して接続されているトランジスタを前記他方の
入力信号に応じて所定時間だけオンさせ、充放電促進手
段により出力信号＆！を急速に充放電する。
Ｆ、実施例
第１図はこの発明の一実施例によるプルアップ形３状態
回路を有する集積回路の構成を示す図である０図におい
て、ノアゲート１２の一方の入力側にはデータ信号線１
が接続されると共にその他方の入力側にはアンドゲート
１３の出力側が接続されている。また、アンドゲート１
３の一方の入力側にはイネーブル信号、１１１２が接続
されていると共にその他方の反転入力側には遅延回路１
４を介して接続されている。さらに、インバータ４の入
力側には遅延回路１４を介してイネーブル信号線２に接
続される。
回路を有する集積回路の構成を示す図である０図におい
て、ノアゲート１２の一方の入力側にはデータ信号線１
が接続されると共にその他方の入力側にはアンドゲート
１３の出力側が接続されている。また、アンドゲート１
３の一方の入力側にはイネーブル信号、１１１２が接続
されていると共にその他方の反転入力側には遅延回路１
４を介して接続されている。さらに、インバータ４の入
力側には遅延回路１４を介してイネーブル信号線２に接
続される。
以上の接続関係以外は第３図のものと同様である。
次に、第２図の各部の波形を用いて第１図の回路の動作
を説明する。
を説明する。
始めに、一方の入力のデータ信号ｌ１１１に論理値０レ
ベルのデータ信号（第２図（ａ）の実りが印加され、他
方の入力のＥＮ信号線２に論理値Ｏレベルから論理ルベ
ルに遷移する信号°（第２図（ｂ））が印加される場合
について考察する。なお、ＥＮ信号の論理値０レベルか
ら論理値ルベルに遷移する点が出力線１０の高インピー
ダンス状態命令時である。上述のような入力信号が印加
されると、イネーブル信号＆！２に印加されたＥＮ信号
は遅延手段１４で所定期間、例えば約数ｎＳだけ遅延さ
れ、遅延信号（第２図（Ｃ））がオアゲート５の他方の
入力側に入力されると共にインバータ４に印加され、反
転信号（第２図（ｄ））が得られる。アンドゲート１３
は上述のＥＮ信号（第２図（ｂ））とＥＮ信号の遅延信
号（第２図（Ｃ））の反転した信号（第２図（ｄ））と
のアンド動作が行なわれ、出力信号（第２図（ｅ））を
生じる。また、ノア１２はデータ信号（第２図（ａ））
とアンドゲート１３の出力信号（第２図（ｅ））とのオ
ア動作が行なわれ、反転され第２図（「）に示されるよ
うな出力信号が得られる。
ベルのデータ信号（第２図（ａ）の実りが印加され、他
方の入力のＥＮ信号線２に論理値Ｏレベルから論理ルベ
ルに遷移する信号°（第２図（ｂ））が印加される場合
について考察する。なお、ＥＮ信号の論理値０レベルか
ら論理値ルベルに遷移する点が出力線１０の高インピー
ダンス状態命令時である。上述のような入力信号が印加
されると、イネーブル信号＆！２に印加されたＥＮ信号
は遅延手段１４で所定期間、例えば約数ｎＳだけ遅延さ
れ、遅延信号（第２図（Ｃ））がオアゲート５の他方の
入力側に入力されると共にインバータ４に印加され、反
転信号（第２図（ｄ））が得られる。アンドゲート１３
は上述のＥＮ信号（第２図（ｂ））とＥＮ信号の遅延信
号（第２図（Ｃ））の反転した信号（第２図（ｄ））と
のアンド動作が行なわれ、出力信号（第２図（ｅ））を
生じる。また、ノア１２はデータ信号（第２図（ａ））
とアンドゲート１３の出力信号（第２図（ｅ））とのオ
ア動作が行なわれ、反転され第２図（「）に示されるよ
うな出力信号が得られる。
この出力信号はオアゲート５の一方の入力側に印加され
る。このオアゲート５の他方の入力側には前述のＥＮ信
号の遅延信号の反転信号（第２図（ｄ））が印加され、
上述の両方の入力信号のオア動作が行なわれ、第２図（
ｇ）に示されるような出力信号が得られる。この出力信
号はＰ形ＦＥＴ７に印加され、所定期間ｄだけこのＰ形
ＦＥＴ７がオンされた後に、オフにされる。一方、アン
ドゲート６は、ノアゲート１２の出力信号とインバータ
４の出力信号とのアンド動作を行ない、出力信号（第２
図（ｈ））を出力し、この信号がＮ形ＦＥＴ８に印加さ
れるが、論理値Ｏレベルであるのでオフにされる。
る。このオアゲート５の他方の入力側には前述のＥＮ信
号の遅延信号の反転信号（第２図（ｄ））が印加され、
上述の両方の入力信号のオア動作が行なわれ、第２図（
ｇ）に示されるような出力信号が得られる。この出力信
号はＰ形ＦＥＴ７に印加され、所定期間ｄだけこのＰ形
ＦＥＴ７がオンされた後に、オフにされる。一方、アン
ドゲート６は、ノアゲート１２の出力信号とインバータ
４の出力信号とのアンド動作を行ない、出力信号（第２
図（ｈ））を出力し、この信号がＮ形ＦＥＴ８に印加さ
れるが、論理値Ｏレベルであるのでオフにされる。
このようにＰ形ＦＥＴ７及びＮ形ＦＥＴ８が共にオフさ
れる前にＰ形ＦＥ７７のみをオンにして急速に出力信号
線を１ｉ、源電圧Ｖｃレベルまで充電した後、Ｐ形ＦＥ
Ｔ７及びＮ形ＦＥＴ８を共にオフにさせて出力信号線１
０を高インピーダンス状態にする。
れる前にＰ形ＦＥ７７のみをオンにして急速に出力信号
線を１ｉ、源電圧Ｖｃレベルまで充電した後、Ｐ形ＦＥ
Ｔ７及びＮ形ＦＥＴ８を共にオフにさせて出力信号線１
０を高インピーダンス状態にする。
以上のようにすることにより、前述の貫通電流を完全に
なくすことが可能になり、消費電力を小さくすることが
できる。
なくすことが可能になり、消費電力を小さくすることが
できる。
なお、上記実施例ではプルアップ形の３状態回路を用い
た集積回路について説明したが、プルダウン形の３状態
回路を有する集積回路は、出力信号線を急速にプルダウ
ン抵抗を介して放電させた後に高インピーダンス状態に
する以外は、前記実施例と同様である。
た集積回路について説明したが、プルダウン形の３状態
回路を有する集積回路は、出力信号線を急速にプルダウ
ン抵抗を介して放電させた後に高インピーダンス状態に
する以外は、前記実施例と同様である。
Ｇ０発明の効果
この発明は以上説明したとおり、イネーブル信号ＥＮが
論理値Ｏレベルから論理値ルベルに切換ると、Ｐ形ＦＥ
Ｔ及びＮ形ＦＥＴが共にオフにされる前に、出力信号線
がプルアップされている側のＰ形トランジスタを所定期
間だけ−Ｈオンにして出力信号線を急速に電源電圧レベ
ルまで充電した後、Ｐ形ＦＥＴ及びＮ形ＦＥＴを共にオ
フにして出力信号線を高インピーダンス状態にして、前
述の貫通電流を完全になくすることができるので、消費
電力を減少でき、ゲート数が増加しても発熱量が低減で
きるので、プラスチックパッケージが採用でき、低価な
集積回路を得る効果を有する。
論理値Ｏレベルから論理値ルベルに切換ると、Ｐ形ＦＥ
Ｔ及びＮ形ＦＥＴが共にオフにされる前に、出力信号線
がプルアップされている側のＰ形トランジスタを所定期
間だけ−Ｈオンにして出力信号線を急速に電源電圧レベ
ルまで充電した後、Ｐ形ＦＥＴ及びＮ形ＦＥＴを共にオ
フにして出力信号線を高インピーダンス状態にして、前
述の貫通電流を完全になくすることができるので、消費
電力を減少でき、ゲート数が増加しても発熱量が低減で
きるので、プラスチックパッケージが採用でき、低価な
集積回路を得る効果を有する。
第１図はこの発明の一実施例による集積回路の構成図、
第２図は第１図の各部の波形図、第３図は従来の集積回
路の構成図である。 １・・・・データ信号線、２・・・・イネーブル信号線
、４・・・・インバータ、５・・・・オアゲート、６・
・・・アンドゲート、７・・・・Ｐ形ＦＥＴ、８・・・
・Ｎ形ＦＥＴ、９・・・・プルアップ抵抗、１２・・・
・ノアゲート、１３・・・・アンドゲート、１４・・・
・遅延回路。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 岡 １） 次 生（外１名） 第 図 ｃ 第 図 （ａ）データ信号 Ｃ （ｂ）丁π偲号 （ｆ ） ノア・ケ゛−ト１２の出力信号 （ｇ）オア５の出力信号 第 図
第２図は第１図の各部の波形図、第３図は従来の集積回
路の構成図である。 １・・・・データ信号線、２・・・・イネーブル信号線
、４・・・・インバータ、５・・・・オアゲート、６・
・・・アンドゲート、７・・・・Ｐ形ＦＥＴ、８・・・
・Ｎ形ＦＥＴ、９・・・・プルアップ抵抗、１２・・・
・ノアゲート、１３・・・・アンドゲート、１４・・・
・遅延回路。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 岡 １） 次 生（外１名） 第 図 ｃ 第 図 （ａ）データ信号 Ｃ （ｂ）丁π偲号 （ｆ ） ノア・ケ゛−ト１２の出力信号 （ｇ）オア５の出力信号 第 図
Claims (5)
- （１）第１及び第２の電源電圧間に直列に接続された第
１及び第２のトランジスタの接続点から出力信号線が導
出され、前記第１及び第２のトランジスタの制御端子に
接続された一方の入力信号線上の入力信号に基づいて前
記第１及び第２のトランジスタのうちのいずれか一方が
オンにされると前記入力信号に応じた出力信号が前記出
力信号線上に現れ、前記第１及び第２のトランジスタの
制御端子に接続された他方の入力信号線上の入力信号に
より前記第１及び第２のトランジスタが共にオフにされ
る３状態回路と前記第１及び第２の電源電圧のいずれか
と前記出力信号線間に接続された抵抗とを有する集積回
路において、 前記他方の入力信号に基づいて前記出力信号線の充電又
は放電を前記抵抗を介して促進させる充放電促進手段と
、 前記他方の入力信号に基づいて前記第１及び第２のトラ
ンジスタが共にオフにされる前に前記第１及び第２のト
ランジスタのうちで前記出力信号線が前記抵抗を介して
接続されている方の電源電圧レベルに接続されているト
ランジスタを前記他方の入力信号に応じて所定時間だけ
オンさせる手段とを備えたことを特徴とする集積回路。 - （２）前記第１及び第２のトランジスタは相補型ＭＯＳ
ＦＥＴであることを特徴とする請求項１記載の集積回路
。 - （３）前記一方の入力信号線上の入力信号はデータ信号
であることを特徴とする請求項１記載の集積回路。 - （４）前記他方の入力信号線上の入力信号は、出力信号
が前記出力信号線上に発生しないようにする出力禁止信
号よりなる状態制御信号であることを特徴とする請求項
１記載の集積回路。 - （５）前記所定時間は遅延手段の遅延時間により決定さ
れるようにしたことを特徴とする請求項１記載の集積回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2273510A JPH04150224A (ja) | 1990-10-15 | 1990-10-15 | 集積回路 |
| US07/760,622 US5210449A (en) | 1990-10-15 | 1991-09-16 | Edge triggered tri-state output buffer |
| EP19910309411 EP0481698A3 (en) | 1990-10-15 | 1991-10-14 | Tri-state circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2273510A JPH04150224A (ja) | 1990-10-15 | 1990-10-15 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04150224A true JPH04150224A (ja) | 1992-05-22 |
Family
ID=17528881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2273510A Pending JPH04150224A (ja) | 1990-10-15 | 1990-10-15 | 集積回路 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6489808B2 (en) | 1999-04-08 | 2002-12-03 | Nec Corporation | Buffer circuit capable of carrying out interface with a high speed |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5572115A (en) * | 1992-09-22 | 1996-11-05 | Brigham Young University | Device and method for measuring charge carrying activity in generally non-conductive materials |
| US5432435A (en) * | 1992-09-22 | 1995-07-11 | Brigham Young University | Detection of cross-linking in pre-cure stage polymeric materials by measuring their impedance |
| US5635845A (en) * | 1992-09-22 | 1997-06-03 | Brigham Young University | Detection of cross-linking in pre-cure stage polymeric materials by measuring their resistance |
| US5331220A (en) * | 1993-02-12 | 1994-07-19 | Xilinx, Inc. | Soft wakeup output buffer |
| US5423030A (en) * | 1993-09-13 | 1995-06-06 | Unisys Corporation | Bus station abort detection |
| US5804990A (en) * | 1994-09-30 | 1998-09-08 | Cirrus Logic, Inc. | Wired combinational logic circuit with pullup and pulldown devices |
| US5592104A (en) * | 1995-12-13 | 1997-01-07 | Lsi Logic Corporation | Output buffer having transmission gate and isolated supply terminals |
| US6133748A (en) * | 1998-03-06 | 2000-10-17 | Vanguard International Semiconductor Corp | Crow-bar current reduction circuit |
| DE19841203C1 (de) * | 1998-09-09 | 1999-12-16 | Siemens Ag | Digitale Schaltung |
| US7142132B2 (en) * | 2004-11-09 | 2006-11-28 | General Motors Corporation | Methods and systems for multi-state switching using at least one ternary input and at least one discrete input |
| US7948269B1 (en) * | 2009-01-20 | 2011-05-24 | Xilinx, Inc. | System and method for open drain/open collector structures in an integrated circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6416022A (en) * | 1987-07-09 | 1989-01-19 | Fujitsu Ltd | Bus driving circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56104529A (en) * | 1980-01-24 | 1981-08-20 | Yamatake Honeywell Co Ltd | Flip-flop circuit |
| US4529895A (en) * | 1982-12-23 | 1985-07-16 | National Semiconductor Corporation | Active high before open three state integrated circuit output stage |
| JPS59181829A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 半導体素子の出力バツフア回路 |
| US4697107A (en) * | 1986-07-24 | 1987-09-29 | National Semiconductor Corporation | Four-state I/O control circuit |
| US4777389A (en) * | 1987-08-13 | 1988-10-11 | Advanced Micro Devices, Inc. | Output buffer circuits for reducing ground bounce noise |
| JPH01117518A (ja) * | 1987-10-30 | 1989-05-10 | Toshiba Corp | 半導体装置の出力回路 |
| JPH0821846B2 (ja) * | 1989-02-03 | 1996-03-04 | 日本電気株式会社 | ワイアード信号ドライブ回路 |
-
1990
- 1990-10-15 JP JP2273510A patent/JPH04150224A/ja active Pending
-
1991
- 1991-09-16 US US07/760,622 patent/US5210449A/en not_active Expired - Fee Related
- 1991-10-14 EP EP19910309411 patent/EP0481698A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6416022A (en) * | 1987-07-09 | 1989-01-19 | Fujitsu Ltd | Bus driving circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6489808B2 (en) | 1999-04-08 | 2002-12-03 | Nec Corporation | Buffer circuit capable of carrying out interface with a high speed |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0481698A2 (en) | 1992-04-22 |
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