JPH04150226A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04150226A JPH04150226A JP2272633A JP27263390A JPH04150226A JP H04150226 A JPH04150226 A JP H04150226A JP 2272633 A JP2272633 A JP 2272633A JP 27263390 A JP27263390 A JP 27263390A JP H04150226 A JPH04150226 A JP H04150226A
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- frequency division
- division ratio
- input
- circuit
- signal
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はプログラマブルディバイダを内蔵した半導体
集積回路に関する。
集積回路に関する。
プログラマブルディバイダを内蔵した半導体集積回路と
して、従来より、外部入力信号を分周した分周信号と基
準信号との位相を比較して位相比較信号を出力する半導
体集積回路（以下ＰＬＬ半導体集積回路という）が知ら
れている。
して、従来より、外部入力信号を分周した分周信号と基
準信号との位相を比較して位相比較信号を出力する半導
体集積回路（以下ＰＬＬ半導体集積回路という）が知ら
れている。
第１２図はＰＬＬ半導体集積回路１を用いた従来のテレ
ビジョン受信機の前半部の構成を示すブロック図である
。アンテナ１５で受信されたテレビジョン信号のうち所
望のチャンネルの信号が高周波増幅回路１４で増幅され
、混合器１６で中間周波信号に変換された後、中間周波
増幅回路１７で増幅され次段に出力される。混合器１６
には、ＰＬＬ回路１１内の電圧制御発振器１２の出力信
号が局部発振信号として与えられている。ＰＬＬ回路１
１においては、電圧制御発振器１２．ＰＬＬ半導体集積
回路１．ローパスフィルタ１３により閉ループが構成さ
れ、これにより電圧制御発振器１２の出力信号の位相を
固定して高周波増幅回路１４の出力信号に同期させてい
る。
ビジョン受信機の前半部の構成を示すブロック図である
。アンテナ１５で受信されたテレビジョン信号のうち所
望のチャンネルの信号が高周波増幅回路１４で増幅され
、混合器１６で中間周波信号に変換された後、中間周波
増幅回路１７で増幅され次段に出力される。混合器１６
には、ＰＬＬ回路１１内の電圧制御発振器１２の出力信
号が局部発振信号として与えられている。ＰＬＬ回路１
１においては、電圧制御発振器１２．ＰＬＬ半導体集積
回路１．ローパスフィルタ１３により閉ループが構成さ
れ、これにより電圧制御発振器１２の出力信号の位相を
固定して高周波増幅回路１４の出力信号に同期させてい
る。
ＰＬＬ半導体集積回路１は、第１３図に示すように、プ
ログラマブルディバイダ２と位相比較器３とを含む。電
圧制御発振器１２の出力信号は入力端子Ｐ１を介してプ
ログラマブルディバイダ２に与えられる。プログラマブ
ルデイバイダ２は、コンζ°ユータ等の外部装置２０か
らの指令により設定された分周比で電圧制御発振器１２
の出力信号を分周して、分周信号を出力する。比相比較
器３は、その分周信号を、入力端子Ｐ２を介して与えら
れる基準信号と位相比較し、比較結果の信号を出力端子
Ｐ３を介してローパスフィルタ１３に出力する。なおＶ
、ＧＮＤはそれぞれ電源電圧Ｄ 印加端子、接地端子である。
ログラマブルディバイダ２と位相比較器３とを含む。電
圧制御発振器１２の出力信号は入力端子Ｐ１を介してプ
ログラマブルディバイダ２に与えられる。プログラマブ
ルデイバイダ２は、コンζ°ユータ等の外部装置２０か
らの指令により設定された分周比で電圧制御発振器１２
の出力信号を分周して、分周信号を出力する。比相比較
器３は、その分周信号を、入力端子Ｐ２を介して与えら
れる基準信号と位相比較し、比較結果の信号を出力端子
Ｐ３を介してローパスフィルタ１３に出力する。なおＶ
、ＧＮＤはそれぞれ電源電圧Ｄ 印加端子、接地端子である。
プログラマブルディバイダ２の分周比の設定は以下のよ
うに行われる。まず外部装置２０から、イネーブル端子
Ｐ４を介して“Ｈ″″のイネーブル信号が人力され、次
にクロック入力端子Ｐ５．データ入力端子Ｐ６を介して
クロック信号１骨スタ８はクロック信号の立下りで分周
比設定用ブタを順次に読み込み、その読み込まれた分周
比設定用データは並列にデータラッチ回路７に転送され
る。そしてイネーブル端子Ｐ４からのイネーブル信号が
“Ｌ“になると、その立下り時点での分周比設定用デー
タをデータラッチ回路７はラッチしてプログラマブルデ
イバイダ２に与え、その与えられた分周比設定用データ
に従ってプログラマブルディバイダ２の分周比が設定さ
れる。
うに行われる。まず外部装置２０から、イネーブル端子
Ｐ４を介して“Ｈ″″のイネーブル信号が人力され、次
にクロック入力端子Ｐ５．データ入力端子Ｐ６を介して
クロック信号１骨スタ８はクロック信号の立下りで分周
比設定用ブタを順次に読み込み、その読み込まれた分周
比設定用データは並列にデータラッチ回路７に転送され
る。そしてイネーブル端子Ｐ４からのイネーブル信号が
“Ｌ“になると、その立下り時点での分周比設定用デー
タをデータラッチ回路７はラッチしてプログラマブルデ
イバイダ２に与え、その与えられた分周比設定用データ
に従ってプログラマブルディバイダ２の分周比が設定さ
れる。
なお、以上はテ．レビジョン受信機のＰＬＬ回路１１に
ついて説明したが、自動車電話やコードレス電話の送受
信機あるいは衛星通信のトランスポンダー等に用いられ
るＰＬＬ回路も上記と同様の構成になっており、目的は
電圧制御発振器１２の出力の周波数１位相を一定に保つ
ことにある。
ついて説明したが、自動車電話やコードレス電話の送受
信機あるいは衛星通信のトランスポンダー等に用いられ
るＰＬＬ回路も上記と同様の構成になっており、目的は
電圧制御発振器１２の出力の周波数１位相を一定に保つ
ことにある。
従来のＰＬＬ半導体集積回路は以上のように構成されて
おり、プログラマブルディバイダ２の分周比を設定する
ためには、シフトレジスタ８，データラッチ回路７およ
びこれらにデータを人力するためのイネーブル端子Ｐ４
， クロック入力端子Ｐ５，データ入力端子Ｐ６が必
要であった。
おり、プログラマブルディバイダ２の分周比を設定する
ためには、シフトレジスタ８，データラッチ回路７およ
びこれらにデータを人力するためのイネーブル端子Ｐ４
， クロック入力端子Ｐ５，データ入力端子Ｐ６が必
要であった。
ところか、衛星過信用トランスポンダーなどでは、高性
能化の目的で、−船釣な半導体材料であるシリコンでな
く化合物半導体を用いてＰＬＬ半導体集積回路１を作成
することが提案されているこの場合、化合物半導体が高
価であるため、ＰＬＬ半導体集積回路１の外形をできる
だけ小さくして価格を抑えることが望まれる。しかし、
第１３図に示すような従来のＰＬＬ半導体集積回路１で
は、シフトレジスタ８，データラッチ回路７，イネーブ
ル端子Ｐ４， クロック入力端子Ｐ５，データ入力端子
Ｐ６を必要とするため、小形化が困難であるという問題
点があった。
能化の目的で、−船釣な半導体材料であるシリコンでな
く化合物半導体を用いてＰＬＬ半導体集積回路１を作成
することが提案されているこの場合、化合物半導体が高
価であるため、ＰＬＬ半導体集積回路１の外形をできる
だけ小さくして価格を抑えることが望まれる。しかし、
第１３図に示すような従来のＰＬＬ半導体集積回路１で
は、シフトレジスタ８，データラッチ回路７，イネーブ
ル端子Ｐ４， クロック入力端子Ｐ５，データ入力端子
Ｐ６を必要とするため、小形化が困難であるという問題
点があった。
この発明は上記のような問題点を解決するためになされ
たもので、プログラマブルディバイダを内蔵した小形化
の容易な半導体集積回路を得ることを目的とする。
たもので、プログラマブルディバイダを内蔵した小形化
の容易な半導体集積回路を得ることを目的とする。
この発明に係る半導体集積回路は、半導体チップ上に形
成され、外部から被分周信号を受ける第１の入力端子と
、半導体チップ上に形成され、外部から分周比を設定す
るために用いられる複数の第２の入力端子と、これら複
数の第２の入力端子の各々ごとに半導体チップ上に設け
られ、対応の第２の入力端子のレベルが“Ｈ”あるいは
“Ｌ。
成され、外部から被分周信号を受ける第１の入力端子と
、半導体チップ上に形成され、外部から分周比を設定す
るために用いられる複数の第２の入力端子と、これら複
数の第２の入力端子の各々ごとに半導体チップ上に設け
られ、対応の第２の入力端子のレベルが“Ｈ”あるいは
“Ｌ。
のとき“Ｈ”、“Ｌｏのうちの一方を分周比設定信号と
して与え、対応の第２の入力端子がオープン状態のとき
“Ｈｏ．“Ｌｏのうちの他方を分周比設定信号として与
える入力回路と、半導体チップ上に形成され、入力回路
からの分周比設定信号に応じた分周比で第１の入力端子
からの被分周信号を分周するプログラマブルディバイダ
とを備えて構成されている。
して与え、対応の第２の入力端子がオープン状態のとき
“Ｈｏ．“Ｌｏのうちの他方を分周比設定信号として与
える入力回路と、半導体チップ上に形成され、入力回路
からの分周比設定信号に応じた分周比で第１の入力端子
からの被分周信号を分周するプログラマブルディバイダ
とを備えて構成されている。
この発明における入力回路は、対応の第２の入力端子の
レベルが“Ｈｏあるいは“Ｌｌのとき“Ｈｏ、“Ｌ”の
うちの一方を分周比設定信号として出力するとともに、
対応の第２の入力端子がオープン状態のとき“Ｈ”、“
Ｌ”のうちの他方を分周比設定信号として出力し、その
分周比設定信号に応じてプログラマブルディバイダの分
周比が決まる。したがって、所望の分周比を得るために
は、第２の入力端子のうち必要なもののみを“Ｈ＃ある
いはＬ”レベルに固定し、他はオープン状態のまま放置
すれば済む。
レベルが“Ｈｏあるいは“Ｌｌのとき“Ｈｏ、“Ｌ”の
うちの一方を分周比設定信号として出力するとともに、
対応の第２の入力端子がオープン状態のとき“Ｈ”、“
Ｌ”のうちの他方を分周比設定信号として出力し、その
分周比設定信号に応じてプログラマブルディバイダの分
周比が決まる。したがって、所望の分周比を得るために
は、第２の入力端子のうち必要なもののみを“Ｈ＃ある
いはＬ”レベルに固定し、他はオープン状態のまま放置
すれば済む。
第１図はこの発明による半導体集積回路の一実施例であ
るＰＬＬ半導体集積回路１を示すブロック図である。こ
のＰＬＬ半導体集積回路１は、同じ半導体チップ上に形
成されたプログラマブルディバイダ２と位相比較器３と
を含んで構成されている。
るＰＬＬ半導体集積回路１を示すブロック図である。こ
のＰＬＬ半導体集積回路１は、同じ半導体チップ上に形
成されたプログラマブルディバイダ２と位相比較器３と
を含んで構成されている。
ｊ＠１２図の電圧制御発振器１２の出力信号は、ＰＬＬ
半導体集積回路１の入力端子Ｐ１を介してプログラマブ
ルディバイダ２の入力端子Ｐ１′に入力される。プログ
ラマブルディバイダ２は入力された信号を分周し、分周
信号を出力端子４に出力する。その分周信号は位相比較
器３の一方入力に与えられる。位相比較器３の他方入力
には、ＰＬＬ半導体集積回路１の入力端子Ｐ２を介して
入力された基準信号が与えられる。位相比較器３は両人
力の信号を位相比較し、それらの間の位相差に応じた信
号を導出する。その位相差に応じた信号は、ＰＬＬ半導
体集積回路１の出力端子Ｐ３を介して外部に出力され、
第１２図のローパスフィルタ１３に与えられる。なお、
Ｖ、ＧＮＤはそＤ れぞれＰＬＬ半導体集積回路１の電源電圧印加端子、接
地端子である。
半導体集積回路１の入力端子Ｐ１を介してプログラマブ
ルディバイダ２の入力端子Ｐ１′に入力される。プログ
ラマブルディバイダ２は入力された信号を分周し、分周
信号を出力端子４に出力する。その分周信号は位相比較
器３の一方入力に与えられる。位相比較器３の他方入力
には、ＰＬＬ半導体集積回路１の入力端子Ｐ２を介して
入力された基準信号が与えられる。位相比較器３は両人
力の信号を位相比較し、それらの間の位相差に応じた信
号を導出する。その位相差に応じた信号は、ＰＬＬ半導
体集積回路１の出力端子Ｐ３を介して外部に出力され、
第１２図のローパスフィルタ１３に与えられる。なお、
Ｖ、ＧＮＤはそＤ れぞれＰＬＬ半導体集積回路１の電源電圧印加端子、接
地端子である。
ＰＬＬ半導体集積回路１は、分周比設定用の複数（第１
図では６ビツト）の入力端子Ｄ１〜Ｄ６を備えている。
図では６ビツト）の入力端子Ｄ１〜Ｄ６を備えている。
これらの入力端子Ｄ１〜Ｄ６は、プログラマブルディバ
イダ２および位相比較器３と同じ半導体チップ上に形成
された入力回路１０を介して、プログラマブルディバイ
ダ２の入力端子ＤＩ’〜Ｄ６’ とそれぞれ接続されて
いる。
イダ２および位相比較器３と同じ半導体チップ上に形成
された入力回路１０を介して、プログラマブルディバイ
ダ２の入力端子ＤＩ’〜Ｄ６’ とそれぞれ接続されて
いる。
なお、ＰＬＬ半導体集積回路１の各端子Ｐ１〜Ｐ３．Ｄ
ｉ 〜Ｄ６．ＶＤＤおよびＧＮＤは、集積回路１の半導
体チップ上に設けられたパッドであってもよい。
ｉ 〜Ｄ６．ＶＤＤおよびＧＮＤは、集積回路１の半導
体チップ上に設けられたパッドであってもよい。
プログラマブルディバイダ２の分周比の設定は、ＰＬＬ
半導体集積回路１の入力端子Ｄ１〜Ｄ６および入力回路
１０を通じて、プログラマブルディバイダ２の各入力端
子Ｄ１′〜Ｄ６’に“Ｈ”あるいは“Ｌの分周比設定信
号を付与することにより行われる。入力端子Ｄ１′〜Ｄ
６’に与えられる６ビツトの分周比設定信号の内容がプ
ログラマブルディバイダ２の分周比を決定する。入力回
路１０は、ＰＬＬ半導体集積回路１の各入力端子Ｄ１〜
Ｄ６の状態に従って、プログラマブルディバイダ２の対
応の入力端子Ｄ１′〜Ｄ６’に“Ｈ”あるいは“Ｌ”の
分周比設定信号を出力する。
半導体集積回路１の入力端子Ｄ１〜Ｄ６および入力回路
１０を通じて、プログラマブルディバイダ２の各入力端
子Ｄ１′〜Ｄ６’に“Ｈ”あるいは“Ｌの分周比設定信
号を付与することにより行われる。入力端子Ｄ１′〜Ｄ
６’に与えられる６ビツトの分周比設定信号の内容がプ
ログラマブルディバイダ２の分周比を決定する。入力回
路１０は、ＰＬＬ半導体集積回路１の各入力端子Ｄ１〜
Ｄ６の状態に従って、プログラマブルディバイダ２の対
応の入力端子Ｄ１′〜Ｄ６’に“Ｈ”あるいは“Ｌ”の
分周比設定信号を出力する。
第２図は、入力回路１０の一構成例を示す回路図である
。この例において、入力回路１ｏは電源ｖＤＤと接地間
に直列接続されたＮチャネルＭＯＳトランジスタＱｌ、
抵抗Ｒ１より成るインバータ回路と、同じく電源ｖＤＤ
と接地間に直列接続されたＮチャネルＭＯ５ｈランジス
タＱ２．抵抗Ｒ２より成るインバータ回路とが直列に接
続されて構成されている。第２図では入力端子ＤＩ、Ｄ
ｉ’に対応する１ビツト分の入力回路１０のみ図示して
いるが、他のビットの入力回路１０も同様の構成となっ
ている。
。この例において、入力回路１ｏは電源ｖＤＤと接地間
に直列接続されたＮチャネルＭＯＳトランジスタＱｌ、
抵抗Ｒ１より成るインバータ回路と、同じく電源ｖＤＤ
と接地間に直列接続されたＮチャネルＭＯ５ｈランジス
タＱ２．抵抗Ｒ２より成るインバータ回路とが直列に接
続されて構成されている。第２図では入力端子ＤＩ、Ｄ
ｉ’に対応する１ビツト分の入力回路１０のみ図示して
いるが、他のビットの入力回路１０も同様の構成となっ
ている。
第２図の入力回路１０において、ＰＬＬ半導体集積回路
１の入力端子Ｄ１に“Ｈｏが入力されるとプログラマブ
ルディバイダ２の入力端子Ｄ１′にも“Ｈ”の分周比設
定信号が印加され、入力端子Ｄ１に“Ｌｏが入力される
と入力端子Ｄ１′にも“Ｌ”の分周比設定信号が印加さ
れる。他の入力端子Ｄ２〜Ｄ６．Ｄ２’〜Ｄ６’ につ
いても同様である。
１の入力端子Ｄ１に“Ｈｏが入力されるとプログラマブ
ルディバイダ２の入力端子Ｄ１′にも“Ｈ”の分周比設
定信号が印加され、入力端子Ｄ１に“Ｌｏが入力される
と入力端子Ｄ１′にも“Ｌ”の分周比設定信号が印加さ
れる。他の入力端子Ｄ２〜Ｄ６．Ｄ２’〜Ｄ６’ につ
いても同様である。
′！ｓ３図は、第２図の入力回路１０を備えたＰＬＬ半
導体集積回路１をパッケージ２０で封止した状態を示す
図である。ＰＬＬ半導体集積回路１のチップは金属のダ
イパッド３０上に例えば絶縁物を介して固定される。Ｐ
ＬＬ半導体集積回路１の各端子（パッド）Ｐｉ 〜Ｐ３
．ＧＮＤ、Ｖ 、ＤＤ １〜Ｄ６は、それぞれリードＡ−にとワイヤボンディン
グされる。リードＡ、Ｂにはそれぞれ入力信号、基準信
号が与えられ、リードＣから位相比較信号が出力される
。リードＤ、Ｈにはそれぞれ接地電位、電源電位が印加
される。リードＦ−にはプログラマブルディバイダ２の
分周比を設定するために用いられ、プログラマブルデイ
バイダ２の入力端子Ｄ１′〜Ｄ６’に“Ｈ”レベルを与
えたいときは電源電位に、“Ｌ”レベルを与えたいとき
は接地電位に接続される。
導体集積回路１をパッケージ２０で封止した状態を示す
図である。ＰＬＬ半導体集積回路１のチップは金属のダ
イパッド３０上に例えば絶縁物を介して固定される。Ｐ
ＬＬ半導体集積回路１の各端子（パッド）Ｐｉ 〜Ｐ３
．ＧＮＤ、Ｖ 、ＤＤ １〜Ｄ６は、それぞれリードＡ−にとワイヤボンディン
グされる。リードＡ、Ｂにはそれぞれ入力信号、基準信
号が与えられ、リードＣから位相比較信号が出力される
。リードＤ、Ｈにはそれぞれ接地電位、電源電位が印加
される。リードＦ−にはプログラマブルディバイダ２の
分周比を設定するために用いられ、プログラマブルデイ
バイダ２の入力端子Ｄ１′〜Ｄ６’に“Ｈ”レベルを与
えたいときは電源電位に、“Ｌ”レベルを与えたいとき
は接地電位に接続される。
第３図の構成によれば、第１３図のデータラッチ回路７
やシフトレジスタ８が無い分だけＰＬＬ半導体集積回路
１のチップ面積を小さく出来る。
やシフトレジスタ８が無い分だけＰＬＬ半導体集積回路
１のチップ面積を小さく出来る。
しかし、プログラマブルデイバイダ２の分周比設定用の
入力端子Ｄ１′〜Ｄ６’ と同じ数だけのリードＦ−Ｋ
を設けなければならず、リード数が増えてしまうので望
ましくない。
入力端子Ｄ１′〜Ｄ６’ と同じ数だけのリードＦ−Ｋ
を設けなければならず、リード数が増えてしまうので望
ましくない。
第４図は入力回路１０の他の構成例を示す回路図である
。この入力回路１０は、第２図の入力回路１０のＮチャ
ネルＭＯＳトランジスタＱ１のゲートに自己バイアス用
の抵抗Ｒ３，Ｒ４を接続して構成されている。抵抗Ｒ３
はトランジスタＱ１のゲートと電源Ｖ、−に接続され、
抵抗Ｒ４はトランジスタＱ１のゲートと接地間に接続さ
れている。抵抗Ｒ３，Ｒ４は実質的に流れる電流が無視
できる程度の高い抵抗値を有し、その分圧比はトランジ
スタＱ１を導通させるに十分な電圧をトランジスタＱ１
のゲートに供給できるように設定される。
。この入力回路１０は、第２図の入力回路１０のＮチャ
ネルＭＯＳトランジスタＱ１のゲートに自己バイアス用
の抵抗Ｒ３，Ｒ４を接続して構成されている。抵抗Ｒ３
はトランジスタＱ１のゲートと電源Ｖ、−に接続され、
抵抗Ｒ４はトランジスタＱ１のゲートと接地間に接続さ
れている。抵抗Ｒ３，Ｒ４は実質的に流れる電流が無視
できる程度の高い抵抗値を有し、その分圧比はトランジ
スタＱ１を導通させるに十分な電圧をトランジスタＱ１
のゲートに供給できるように設定される。
第４図の入力回路１０において、ＰＬＬ半導体集積回路
１の入力端子Ｄ１がオープン状態のときは、抵抗Ｒ３，
Ｒ４による自己バイアスによりトランジスタＱ１は導通
し、従ってトランジスタＱ２は非導通となるので、プロ
グラマブルデイバイダ２の入力端子Ｄ１′には“Ｈ”の
分周比設定信号が印加される。一方、ＰＬＬ半導体集積
回路１の入力端子Ｄ１に“Ｌｏを与えると、トランジス
タＱ１．Ｑ２はそれぞれ非導通、導通状態となって、プ
ログラマブルディバイダ２の入力端子Ｄ１′には“Ｌｏ
の分周比設定信号が印加される。
１の入力端子Ｄ１がオープン状態のときは、抵抗Ｒ３，
Ｒ４による自己バイアスによりトランジスタＱ１は導通
し、従ってトランジスタＱ２は非導通となるので、プロ
グラマブルデイバイダ２の入力端子Ｄ１′には“Ｈ”の
分周比設定信号が印加される。一方、ＰＬＬ半導体集積
回路１の入力端子Ｄ１に“Ｌｏを与えると、トランジス
タＱ１．Ｑ２はそれぞれ非導通、導通状態となって、プ
ログラマブルディバイダ２の入力端子Ｄ１′には“Ｌｏ
の分周比設定信号が印加される。
他の入力端子Ｄ２〜Ｄ６．Ｄ２’〜Ｄ６’についても同
様である。
様である。
第５図は、第４図の入力回路１０を備えたＰＬＬ半導体
集積回路１をパッケージ２０で封止した状態を示す図で
ある。第３図の構成では必要であった分周比設定用のり
一ドＦ−Ｋが不用になっている。またダイパッド３０を
接地電位入力用のリードＤと接続し、ダイパッド３０に
接地電位を与えている。その他の構成は第３図と同様で
ある。
集積回路１をパッケージ２０で封止した状態を示す図で
ある。第３図の構成では必要であった分周比設定用のり
一ドＦ−Ｋが不用になっている。またダイパッド３０を
接地電位入力用のリードＤと接続し、ダイパッド３０に
接地電位を与えている。その他の構成は第３図と同様で
ある。
プログラマブルディバイダ２の分周比設定用の各入力端
子ＤＩ’ 〜Ｄ６’に“Ｈ′の分周比設定信号を印加し
たいときには、ＰＬＬ半導体集積回路１の対応の入力端
子（パッド）Ｄ１〜Ｄ６を無接続状態のまま放置すれば
よい。また各入力端子Ｄ１′〜Ｄ６’ に“Ｌ”の分周
比設定信号を印加したいときは、対応の入力端子（パッ
ド）ＤＩ〜Ｄ６をダイパッド３０にワイヤボンディング
すればよい。第５図ではプログラマブルディバイダ２の
入力端子ＤＩ’ 、Ｄ３’ に“Ｌｏ、その他の入力端
子Ｄ２’ 、Ｄ４”〜Ｄ６”に“Ｈ”の分周比設定信号
が印加されている。
子ＤＩ’ 〜Ｄ６’に“Ｈ′の分周比設定信号を印加し
たいときには、ＰＬＬ半導体集積回路１の対応の入力端
子（パッド）Ｄ１〜Ｄ６を無接続状態のまま放置すれば
よい。また各入力端子Ｄ１′〜Ｄ６’ に“Ｌ”の分周
比設定信号を印加したいときは、対応の入力端子（パッ
ド）ＤＩ〜Ｄ６をダイパッド３０にワイヤボンディング
すればよい。第５図ではプログラマブルディバイダ２の
入力端子ＤＩ’ 、Ｄ３’ に“Ｌｏ、その他の入力端
子Ｄ２’ 、Ｄ４”〜Ｄ６”に“Ｈ”の分周比設定信号
が印加されている。
第５図の構成によれば、第１３図のデータラッチ回路７
やシフトレジスタ８が無い分だけＰＬＬ半導体集積回路
１のチップ面積を縮小でき、しかも、プログラマブルデ
ィバイダ２の分周比設定用のリードＦ−Ｋを設けなくて
済むので、パッケージを小型化できる。また製造時にＰ
ＬＬ半導体集積回路１の入力端子（パッド）Ｄ１〜Ｄ６
のワイヤボンディングを変更することによりプログラマ
ブルディバイダ２の分周比を任意に設定できるので、同
一のＰＬＬ半導体集積回路１のチップを用いて分周比の
異なる製品を得ることができるという利点もある。
やシフトレジスタ８が無い分だけＰＬＬ半導体集積回路
１のチップ面積を縮小でき、しかも、プログラマブルデ
ィバイダ２の分周比設定用のリードＦ−Ｋを設けなくて
済むので、パッケージを小型化できる。また製造時にＰ
ＬＬ半導体集積回路１の入力端子（パッド）Ｄ１〜Ｄ６
のワイヤボンディングを変更することによりプログラマ
ブルディバイダ２の分周比を任意に設定できるので、同
一のＰＬＬ半導体集積回路１のチップを用いて分周比の
異なる製品を得ることができるという利点もある。
第６図〜第１１図は、入力回路１０のさらに他の例を示
す回路図である。
す回路図である。
第６図の入力回路１０は、第４図の入力回路１０からト
ランジスタＱ２．抵抗Ｒ２より成るインバータ回路を削
除した構成となっている。したがって、第６図の入力回
路１０は第４図の入力回路１０と入出力の論理が逆にな
る。すなわち、ＰＬＬ半導体集積回路１の各入力端子Ｄ
１〜Ｄ６がオープン状態のときプログラマブルディバイ
ダ２の対応の入力端子Ｄ１′〜Ｄ６’に与えられる分周
比設定信号は“Ｌｏ、各入力端子Ｄ１〜Ｄ６が“Ｌ”の
とき対応の入力端子Ｄ１′〜Ｄ６’ に与えられる分周
比設定信号は“Ｈ”となる。
ランジスタＱ２．抵抗Ｒ２より成るインバータ回路を削
除した構成となっている。したがって、第６図の入力回
路１０は第４図の入力回路１０と入出力の論理が逆にな
る。すなわち、ＰＬＬ半導体集積回路１の各入力端子Ｄ
１〜Ｄ６がオープン状態のときプログラマブルディバイ
ダ２の対応の入力端子Ｄ１′〜Ｄ６’に与えられる分周
比設定信号は“Ｌｏ、各入力端子Ｄ１〜Ｄ６が“Ｌ”の
とき対応の入力端子Ｄ１′〜Ｄ６’ に与えられる分周
比設定信号は“Ｈ”となる。
第７図の入力回路１０では、抵抗Ｒ１をＮチャネルＭＯ
８）ランジスタＱ１のソース側に接続し、また出力もソ
ース側から導出（ソースフォロワ）するようにしている
。したがって、第７図の入力回路１０の入出力の論理は
第６図の入力回路１０と逆、つまり第４図の入力回路１
０と同じになる。
８）ランジスタＱ１のソース側に接続し、また出力もソ
ース側から導出（ソースフォロワ）するようにしている
。したがって、第７図の入力回路１０の入出力の論理は
第６図の入力回路１０と逆、つまり第４図の入力回路１
０と同じになる。
第８図の入力回路１０は、第６図の入力回路１０から抵
抗Ｒ４を削除した構成となっている。抵抗Ｒ３はプルア
ップ抵抗として働き、各入力端子Ｄ１〜Ｄ６がオープン
状態のとき対応の入力端子ＤＩ’〜Ｄ６’に与えられる
分周比設定信号を“Ｌ”に強制する。各入力端子Ｄ１〜
Ｄ６が“Ｌ”のときは対応の入力端子Ｄ１′〜Ｄ６”に
与えられる分周比設定信号は“Ｈｏとなる。すなわち、
第８図の入力回路１０の入出力の論理は第６図の入力回
路１０と同じである。
抗Ｒ４を削除した構成となっている。抵抗Ｒ３はプルア
ップ抵抗として働き、各入力端子Ｄ１〜Ｄ６がオープン
状態のとき対応の入力端子ＤＩ’〜Ｄ６’に与えられる
分周比設定信号を“Ｌ”に強制する。各入力端子Ｄ１〜
Ｄ６が“Ｌ”のときは対応の入力端子Ｄ１′〜Ｄ６”に
与えられる分周比設定信号は“Ｈｏとなる。すなわち、
第８図の入力回路１０の入出力の論理は第６図の入力回
路１０と同じである。
第９図の入力回路１０は、第６図の入力回路１０から抵
抗Ｒ３を削除したものとなっている。抵抗Ｒ４はプルダ
ウン抵抗として働き、各入力端子Ｄ１〜Ｄ６がオープン
状態のとき対応の入力端子Ｄ１′〜Ｄ６’ に与えられ
る分周比設定信号を“Ｈ”に強制する。入力端子Ｄ１′
〜Ｄ６’に与えられる分周比設定信号を“Ｌ”にするた
めには対応の入力端子Ｄ１〜Ｄ６に“Ｈ”を与える必要
がある。従って、第５図の構成において、ダイパッド３
０はリードＤてなくリードＥに接続し、ダイパッド３０
に電源電位を与えておけばよい。
抗Ｒ３を削除したものとなっている。抵抗Ｒ４はプルダ
ウン抵抗として働き、各入力端子Ｄ１〜Ｄ６がオープン
状態のとき対応の入力端子Ｄ１′〜Ｄ６’ に与えられ
る分周比設定信号を“Ｈ”に強制する。入力端子Ｄ１′
〜Ｄ６’に与えられる分周比設定信号を“Ｌ”にするた
めには対応の入力端子Ｄ１〜Ｄ６に“Ｈ”を与える必要
がある。従って、第５図の構成において、ダイパッド３
０はリードＤてなくリードＥに接続し、ダイパッド３０
に電源電位を与えておけばよい。
第１０図の入力回路１０はプルアップ抵抗Ｒ３のみで構
成されている。各入力端子Ｄ１〜Ｄ６がオープン状態の
ときは対応の入力端子Ｄ１′〜Ｄ６′に与えられる分周
比設定信号は“Ｈ”に強制され、各入力端子Ｄ１〜Ｄ６
が“Ｌｏのとき対応の入力端子Ｄ１′〜Ｄ６’に与えら
れる分周比設定信号も“Ｌｏになる。すなわち、この入
力回路１０の人出力の論理は第４図の入ツノ回路１０と
同じである。
成されている。各入力端子Ｄ１〜Ｄ６がオープン状態の
ときは対応の入力端子Ｄ１′〜Ｄ６′に与えられる分周
比設定信号は“Ｈ”に強制され、各入力端子Ｄ１〜Ｄ６
が“Ｌｏのとき対応の入力端子Ｄ１′〜Ｄ６’に与えら
れる分周比設定信号も“Ｌｏになる。すなわち、この入
力回路１０の人出力の論理は第４図の入ツノ回路１０と
同じである。
第１１図の入力回路１０はプルダウン抵抗Ｒ４のみで構
成されている。各入力端子Ｄ１〜Ｄ６がオープン状態の
ときは対応の入力端子ＤＩ’ 〜Ｄ６′に与えられる分
周比設定信号は“Ｌ”に強制される。各入力端子ＤＩ’
〜Ｄ６’ に与えられる分周比設定信号を“Ｈｏにする
ためには、第９図の入力回路１０の場合と同様に、入力
端子Ｄ１〜Ｄ６に′Ｈ”を与える必要がある。
成されている。各入力端子Ｄ１〜Ｄ６がオープン状態の
ときは対応の入力端子ＤＩ’ 〜Ｄ６′に与えられる分
周比設定信号は“Ｌ”に強制される。各入力端子ＤＩ’
〜Ｄ６’ に与えられる分周比設定信号を“Ｈｏにする
ためには、第９図の入力回路１０の場合と同様に、入力
端子Ｄ１〜Ｄ６に′Ｈ”を与える必要がある。
なお、入力回路１０の構成としては上述のものに限定さ
れず、対応の入力端子Ｄ１〜Ｄ６のレベルが′Ｈ°ある
いは“Ｌ“のとき“Ｈｏ、“Ｌ”のうちの一方、オープ
ン状態のとき“Ｈ”、“Ｌ。
れず、対応の入力端子Ｄ１〜Ｄ６のレベルが′Ｈ°ある
いは“Ｌ“のとき“Ｈｏ、“Ｌ”のうちの一方、オープ
ン状態のとき“Ｈ”、“Ｌ。
のうちの他方を分周比設定信号として出力できるもので
あればどの様な構成であってもよい。
あればどの様な構成であってもよい。
以上説明したように、この発明によれば、半導体チップ
上に形成され外部から分周比を設定するために用いられ
る複数の第２の入力端子の各々ごとに入力回路を設け、
その入力回路により、対応の第２の入力端子のレベルが
Ｈ”あるいは“Ｌ。
上に形成され外部から分周比を設定するために用いられ
る複数の第２の入力端子の各々ごとに入力回路を設け、
その入力回路により、対応の第２の入力端子のレベルが
Ｈ”あるいは“Ｌ。
のとき“Ｈ−、“Ｌ”のうちの一方、オープン状態のと
き“Ｈｏ、“Ｌｏのうちの他方を分周比設定信号として
導出し、その分周比設定信号に応じてプログラマブルデ
ィバイダの分周比を決定するようにしたので、所望の分
周比を得るためには、第２の入力端子のうち必要なもの
のみを“Ｈ”あるいは′Ｌ”レベルに固定し、他はオー
プン状態のまま放置すれば済み、従って半導体チップを
パッケージ封止する際に分周比設定用のリードを設けな
くともパッケージ内部でのワイヤボンディングで分周比
を所望の値に設定することが可能になり、パッケージが
小型化でき、また、複数ビットの分周比設定信号を与え
るのにシフトレジスタやデータラッチ回路を用いる必要
がないのでチップ面積が小さくて済み、特に高価な化合
物半導体チップを用いるときに大幅にコストを削減でき
るという効果がある。
き“Ｈｏ、“Ｌｏのうちの他方を分周比設定信号として
導出し、その分周比設定信号に応じてプログラマブルデ
ィバイダの分周比を決定するようにしたので、所望の分
周比を得るためには、第２の入力端子のうち必要なもの
のみを“Ｈ”あるいは′Ｌ”レベルに固定し、他はオー
プン状態のまま放置すれば済み、従って半導体チップを
パッケージ封止する際に分周比設定用のリードを設けな
くともパッケージ内部でのワイヤボンディングで分周比
を所望の値に設定することが可能になり、パッケージが
小型化でき、また、複数ビットの分周比設定信号を与え
るのにシフトレジスタやデータラッチ回路を用いる必要
がないのでチップ面積が小さくて済み、特に高価な化合
物半導体チップを用いるときに大幅にコストを削減でき
るという効果がある。
第１図はこの発明による半導体集積回路の一実施例を示
すブロック図、第２図は入力回路の一例を示す回路図、
第３図は第２図の入力回路を備えた半導体集積回路をパ
ッケージに封止した状態を示す図、第４図は入力回路の
他の例を示す回路図、第５図は第４図の入力回路を備え
た半導体集積回路ヲパッケージに封止した状態を示す図
、第６図〜第１１図は入力回路のさらに他の例を示す回
路図、第１２図は従来のテレビジョン受信機の前半部の
準成を示すブロック図、第１３図は従来の半導体集積回
路を示すブロック図である。 図において、１はＰＬＬ半導体集積回路、２はプログラ
マブルディバイダ、ｌＯは入力回路、Ｐｌ、Ｐ２および
Ｄ１〜Ｄ６は入力端子、Ｐ３は出力端子である。 なお、各図中同一符号は同一または相当部分を示す。
すブロック図、第２図は入力回路の一例を示す回路図、
第３図は第２図の入力回路を備えた半導体集積回路をパ
ッケージに封止した状態を示す図、第４図は入力回路の
他の例を示す回路図、第５図は第４図の入力回路を備え
た半導体集積回路ヲパッケージに封止した状態を示す図
、第６図〜第１１図は入力回路のさらに他の例を示す回
路図、第１２図は従来のテレビジョン受信機の前半部の
準成を示すブロック図、第１３図は従来の半導体集積回
路を示すブロック図である。 図において、１はＰＬＬ半導体集積回路、２はプログラ
マブルディバイダ、ｌＯは入力回路、Ｐｌ、Ｐ２および
Ｄ１〜Ｄ６は入力端子、Ｐ３は出力端子である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）半導体チップ上に形成され、外部から被分周信号
を受ける第１の入力端子と、 前記半導体チップ上に形成され、外部から分周比を設定
するために用いられる複数の第２の入力端子と、 前記複数の第２の入力端子の各々ごとに前記半導体チッ
プ上に設けられ、対応の前記第２の入力端子のレベルが
“Ｈ”あるいは“Ｌ”のとき“Ｈ”、“Ｌ”のうちの一
方を分周比設定信号として与え、対応の前記第２の入力
端子がオープン状態のとき“Ｈ”、“Ｌ”のうちの他方
を分周比設定信号として与える入力回路と、 前記半導体チップ上に形成され、前記入力回路からの分
周比設定信号に応じた分周比で前記第１の入力端子から
の被分周信号を分周するプログラマブルディバイダとを
備える半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2272633A JPH04150226A (ja) | 1990-10-09 | 1990-10-09 | 半導体集積回路 |
| US07/767,430 US5253279A (en) | 1990-10-09 | 1991-09-30 | Semiconductor integrated circuit having a built-in programmable divider |
| EP91309226A EP0480681A1 (en) | 1990-10-09 | 1991-10-08 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2272633A JPH04150226A (ja) | 1990-10-09 | 1990-10-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04150226A true JPH04150226A (ja) | 1992-05-22 |
Family
ID=17516649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2272633A Pending JPH04150226A (ja) | 1990-10-09 | 1990-10-09 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5253279A (ja) |
| EP (1) | EP0480681A1 (ja) |
| JP (1) | JPH04150226A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2297613B (en) * | 1995-02-02 | 1999-09-01 | Synectix Ltd | Computer-to-plate apparatus |
| US5524035A (en) * | 1995-08-10 | 1996-06-04 | International Business Machines Corporation | Symmetric clock system for a data processing system including dynamically switchable frequency divider |
| US6400935B1 (en) * | 1998-03-27 | 2002-06-04 | Nortel Networks Limited | Pilot tone detector |
| CN104901684B (zh) * | 2015-04-25 | 2017-10-20 | 福州大学 | 一种分频电路及其控制方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2344036A1 (de) * | 1973-08-31 | 1975-03-13 | Alfred Neye Enatechnik Gmbh | Programmierbare integrierte untersetzerschaltung |
| DE2400394C3 (de) * | 1974-01-05 | 1981-09-03 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung zur digitalen Frequenzteilung |
| JPS55123239A (en) * | 1979-03-15 | 1980-09-22 | Matsushita Electric Ind Co Ltd | Programmable divider |
| GB2049245A (en) * | 1979-05-09 | 1980-12-17 | Marconi Co Ltd | Frequency synthesisers |
| US4525851A (en) * | 1983-06-06 | 1985-06-25 | Motorola Inc. | Frequency generator circuit |
| JPS63131616A (ja) * | 1986-11-20 | 1988-06-03 | Mitsubishi Electric Corp | プログラマブルクロツク分周器 |
| US4855622A (en) * | 1987-12-18 | 1989-08-08 | North American Philips Corporation, Signetics Division | TTL compatible switching circuit having controlled ramp output |
| FR2627917A1 (fr) * | 1988-02-26 | 1989-09-01 | Radiotechnique Compelec | Element de memoire du type maitre-esclave et bascule pour diviseur de frequence par 2 comportant de tels elements de memoire |
| JPH02292915A (ja) * | 1989-05-08 | 1990-12-04 | Mitsubishi Electric Corp | ２モジュラス可変分周回路 |
-
1990
- 1990-10-09 JP JP2272633A patent/JPH04150226A/ja active Pending
-
1991
- 1991-09-30 US US07/767,430 patent/US5253279A/en not_active Expired - Fee Related
- 1991-10-08 EP EP91309226A patent/EP0480681A1/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0480681A1 (en) | 1992-04-15 |
| US5253279A (en) | 1993-10-12 |
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