JPH04150407A

JPH04150407A - 半導体集積回路

Info

Publication number: JPH04150407A
Application number: JP2273790A
Authority: JP
Inventors: Satoru Tashiro; 哲田代; Takashi Harada; 尚原田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-10-12
Filing date: 1990-10-12
Publication date: 1992-05-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はラッチ部を設けた半導体集積回路に関するもの
である。

〔従来の技術〕

第４図は半導体集積回路にラッチ部を設けている従来の
クロック同期式〇カウンタ回路の回路図である。この種
のカウンタ回路は、一般に１ビツトのカウンタ回路を複
数回路組合せて使用される。

入力されるデータに１反転データｋに１を加える演算を
する演算部ｌと、演算部１が演算した後のデータに＋１
、反転データに＋１をラッチするラッチ部３とを備えて
いる。演算部１へ与えるべきデータにおよび反転データ
ｋが与えられるデータライン４＾及びデータライン４Ｂ
は、演算部ｌヘデータを書込む指令をするコントロール
信号Ｓを与えるコントロール信号線９及びラッチ部３へ
演算部１のデータを書込む指令をするコントロール信号
ｔを与えるコントロール信号線８と交差するように配置
されている。コントロール信号線９とデータライン４Ａ
との交点及びコントロール信号線９とデータライン４Ｂ
との各交点には、コントロール信号線９の信号で制御さ
れるようにして、データライン４Ａとコントロール信号
線９とに、またデータライン４Ｒとコントロール信号線
９とに各接続されたＮチャネルトランジスタロ、＾＋Ｑ
ＩＲが配置されている。データライン４＾は、トランジ
スタロ、ＡとＮチャネルトランジスタＱｚａ、　Ｑ３Ａ
とが介装しているデータライン７Ａを介して接地され、
データライン４ＢはトランジスタＱｌｌｌ　とＮチャネ
ルトランジスタＱｔｓ１コ、８・とが介装しているデー
タライン７Ｂを介して接地されている。ｌ・ランジスタ
Ｑ２Ａ、０２１）は夫々が制御されるように前記コント
ロール信号線８と接続されている。演算部１は演算後の
データに＋１及び反転データ　ｋ＋１によりトランジス
タ０３Ｉｌ及び（１３Ａが制御されるようにデータライ
ン２Ｂ及び２Ａを介して、トランジスタΩ３Ｒ及び０１
．と接続されている。

データライン誦と７Ｂとの間には、インバータ５と６と
の逆並列接続回路からなるラッチ部３が接続されている
。

第５１！ｌは、第４図におけるラッチ部３とその周辺回
路を示す回路図である。インバータ５（６）は、Ｐチャ
ネルトランジスタＱｌｌ（Ｑ２１）とＮチャネルトラン
ジスタｑｌ　２　（Ｑ　２２）との直列回路からなり、
各直列回路の一端は電源Ｖｃｃと接続され、他端は接地
されている。トランジスタＱ１）（Ｑ２１）ＩＱ＋２（
Ｑ２２）のゲートは接続されてデータライン７Ｂ　（７
Ａ）と接続されている。データライン７Ａ（７Ｂ）は、
トランジスタＱＩＡ　（口５．）を介してデータライン
４Ａ（４Ｂ）（！：接続されており、またトランジスタ
ロｔｈ　（Ｑ２１））、口、ＩＡ　（口３カ）を介して
接地されている。トランジスタＱ＋Ａ、　（１）１）の
ゲートは、コントロール信号Ｓが与えられるコントロー
ル信号線９．９と、トランジスタ０□、　０２１のゲー
トはコントロール信号↑、が与えられるコントロール信
号線８．８と接続されている。トランジスタＱ３Ａ及び
口、８のゲートは、演算後の反転データＴ］及びデータ
に＋１が各別に与えられるデータライン２Ａ及び２Ｂと
接続されている。

第６図はＣ−ＭＯＳ　（ＣｏｍｐｌｅＩＩＩｅｎｔａｒ
ｙ　Ｍｅｔａｌ−ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏ
ｒ）インバータの模式的断面図であって、ｎ型基板を用
いたＰウェル構造の一例を示している。

ｎ型基板領域ＮＳにｎ゛拡散領域Ｎ、と、ｐ゛拡散領域
Ｐ１と、ρ゛拡散領域Ｐ２とを形成して、Ｐチャネルト
ランジスタｌ）Ｔが形成されている。またｎ型基板領域
ＮＳに形成したＰウェル碩域匹にｎ゛拡散領域Ｎｚと、
ｎ′拡散顛域Ｎ１と、ｐ″拡散領域Ｐ１とを形成してＮ
チャネルトランジスタＮＴが形成されている。Ｐチャネ
ルトランジスタＰＴとＮチャネルトランジスタＮＴとは
酸化膜Ｘにより、分離されている。Ｎ°拡散領域Ｎ１と
Ｐ゛拡散領域Ｐ、とに電源電圧Ｖｃｃが与えられ、Ｎ゛
拡散領域Ｎ３と、ｐ°拡散領域Ｐ、とに接地電位Ｖｓｓ
が与えられる。ＰチャネルトランジスタＰＴ及びＮチャ
ネルトランジスタＮＴの各ゲー）Ｃに信号を入力し、ｐ
゛拡散領域１〕２及びｎ゛拡散領域Ｎ２から信号を出力
する。

次にこのカウンタ回路の動作を説明する。ラッチ部３の
ラッチデータは、コントロール信号線９のコントロール
信号Ｓにより、トランジスタＱ１＾。

ＱＩＲがオンすると、データライン４Ａ、　４Ｂを通っ
て演算部１へ与えられる。いま、コントロール信号線８
のコントロール信号ｔ７Ｊ＜”Ｉ、”　レベルであって
、トランジスタ０．Ａ、口Ｉがオフの場合は、演算部１
の反転データに＋１．データに＋１がデータライン２八
。

２Ｂ及び７Ａ、　７Ｂを通ってラッチ部３に与えられる
ことがない。ところで、コントロール信号ｔを与えてト
ランジスタロ２Ａ９口、イがオンすると、演算部１から
それに与えられたデータに１を加算した反転データｋ　
＋１．データｋｌが、トランジスタＱ３Ａ＋Ｑ！Ａ及び
ＱｉＰ、　０□、を介してラッチ部３に送りこまれて、
ラッチ部３がラッチする。このとき、コントロール１言
号Ｓは“１５″　レベルであり、それによりトランジス
タＱＩＡ、　ＱＩＮがオフし、ラッチ部３のデータがデ
ータライン４Ａ、　４Ｂへ送り出されることがない。

次にこのラッチ部３のラッチ動作を第５図により説明す
る。データライン静が“１．ｎ　レベルのとき、インバ
ータ６のトランジスタｑ２Ｉがオンし、データライン７
Ｂは１）″　レベルになる。そしてデータライン７＾の
データｍが”　Ｌ　”　レベルであるから、データライ
ン７１）の反転データｍは“１）″　レベルになる。

この”Ｈ’　レベルによりインバータ５のトランジスタ
Ｑ１２がオンし、データライン７＾は“１４″　レベル
になる。コントロール信号Ｓがｌ（”　レベルのとき、
データライン４Ａ、４Ｂにデータｋ、反転データｋが与
えられるまで、あるいはコントロール信？ＵがｌＩ″　
レベルのとき、データライン２＾、２Ｂに反転データに
＋１．データに＋１が与えられるまで、データライン７
Ｂの反転データ１はインバータ５に再入力され、データ
ラインマ＾のデータｍはインバータ６に再入力されて同
じ状態を繰り返す。そしてデータライン４へのデータに
カ＜１）″　レベルのとき、インバータ５のトランジス
タｑ＋ｌ　１　インバータ６の１−ランジスタＱ２２が
夫々オンし、データライン７八は“１）’　レベル、デ
ータライン７Ｂは”Ｌ”レベルになる。

そしてデータライン４Ａ、　４Ｉｉまたはデータライン
２＾２Ｂを介して新しい反転データ、データが与えられ
るまで、インバータ５．６に再入力されたデータは同じ
状態を繰り返す。

第７図は寄生バイポーラトランジスタを考慮したＣＭＯ
Ｓインバータの模式的断面図である。ｎ型基板領域ＮＳ
には、寄生バイポーラトランジスタｑ、及び抵抗Ｒ２が
寄生して形成されており、Ｐウェル領域Ｐ−には寄生バ
イポーラトランジスタＱ２及び抵抗Ｐ、が同様に形成さ
れている。それら以外の構成は第６図に示した構成と同
様となっている。

第８図は、第７図に示したバイポーラトランジスタの等
価回路である。ＰＮＰ型の寄生バイポーラトランジスタ
Ｑ１、及び抵抗Ｒ４の直列回路と、抵抗Ｒ３及びＮＰＮ
型の寄生バイポーラＩ・ランジスタＱ２の直列回路とが
並列接続されている。この並列接続回路の一端には電源
電圧Ｖｃｃが与えられ、他端には接地電圧Ｖｓｓが与え
られる。バイポーラトランジスタ０．のベースとバイポ
ーラトランジスタＱ２のコレクタとがｎ型基板領域ＮＳ
と接続され、バイ２ドーラトランジスタロ、のベースと
、バイポーラトランジスタＱ、のコレクタとがＰウェル
領域ＰＷと接続される。このトランジスタの等価回路は
、ｐｎｐｎ構造の制御整流素子と同様に機能する。

第９図は第８図における電源電圧Ｖｃｃと接地電圧Ｖｓ
ｓとの間の電圧、電流特性図である。横軸を電源電圧Ｖ
ｃｃとし、縦軸を電源電流Ｉｃｃとしている。またＶｐ
、Ｖｐ’　は寄生制御整流素子の耐圧、■ｏは使用電圧
、■８は寄生制御整流素子の保持電圧、Ｉｌｌは寄生制
御整流素子の保持電流、Ｒ７は寄生制御整流素子の負荷
抵抗変化を示している。

制御整流素子はその特性上、高インピーダンスと低イン
ピーダンスとの２つの安定状態が存在する。高インピー
ダンスの状態では、制御整流素子の耐圧■、は、実使用
の電源電圧■。より高＜　ＣＭＯＳインバータは正常に
動作し、その場合の電圧−電流特性は曲線Ｚ、の如くな
る。ところで、外来サージ等により、制御整流素子がト
リガされて導通状態になると耐圧は■、′まで低下し、
低インピーダンスの安定状態へ移行し電源Ｖｃｃから大
きい電源電流Ｉｃｅが流れ続ける。そしてその場合の電
圧−電流特性は曲線Ｚ２の如くなる。そして、外来のサ
ージによる電圧が制御整流素子の保持電圧■工又はそれ
に関連する電流が保持電流１ｏ以下になるまで流れ続け
る、所謂ラッチアップ現象が発生する。

（発明が解決しようとする課題〕前述したように従来の半導体集積回路におけるラッチ部
のインバータは、Ｐチャネルトランジスタをｎ型基板領
域にそのまま形成できるが、Ｎチャネルトランジスタを
形成するためにＰウェル領域を形成する必要がある。

しかもＰチャネルトランジスタとＮチャネルトランジス
タとを酸化膜を介して分離する必要があり、インバータ
の占有面積が広くなり、カウンタ回路は広い占有面積が
必要になる。

ところで、ウェハ１枚で得られるチップ数は、そのチッ
プ価格に影響を及ぼし、チップ面積が広い程チップは高
価になる。しかもワンチップマイクロコンビ１−夕には
多数のカウンタ回路が使用されるから、カウンタ回路が
占めるチップ面積は必然的に増大してカウンタ回路を備
えているワンチップマイクロコンピュータは高価になる
のが避けられないという問題がある。また寄生バイポー
ラトランジスタに起因してランチアップが生じる虞れが
あるという問題がある。

本発明は斯かる問題に迄み、ラッチ部の占有面積を少な
くして、占有面積が少なく、しかもラッチアップが生じ
ない半導体集積回路を提供することを目的とする。

〔課題を解決するための手段〕

本発明に係る半導体集積回路は、半導体集積回路のラッ
チ部に、高抵抗ポリシリコンと、Ｉ・ランジスタとの直
列回路を用いる構成にする。

（作用〕ラッチ部は、基板領域又は基板領域に形成したウェル領
域に、高抵抗ポリシリコンとトランジスタとを形成し、
高抵抗ポリシリコンとトランジスタとのｌｉｔ′ｉＮを
短縮して、ランチ部の占有面積を縮小する。高抵抗ポリ
シリコンとトランジスタとを直列接続する。トランジス
タがオンすると高抵抗ポリシリコンの電位が引下げられ
、オフすると引き上げられてデータをラッチする。

〔実施例〕

以下、本発明をその実施例を示す図面により詳述する。

第１図は本発明に係る半導体集積回路におけるカウンタ
回路の１ビット分の回路図である。入力されるデータに
２反転データＶに１を加える演算をする演算部１と、演
算部１が演算した後のデータｋ（１２反転データに＋１
をラッチするラッチ部３とを備えている。演算部１へ与
えるべきデータＫ及び反転データＶが与えられるデータ
ライン４＾及びデータライン４Ｂは、演算部１ヘデータ
を書込む指令をするコントロール信号Ｓを与えるコント
ロール信号線９及びラッチ部３へ演算部１のデータを書
込む指令をするコントロール信号ｔを与えるコントロー
ル信号線８と交差するように配置されている。コントロ
ール信号線９とデータライン４Ａとの交点及びコントロ
ール信号線９とデータライン４Ｂとの各交点には、コン
トロール信号線９の信号で制御されるようにして、デー
タライン４八とコントロール信号線９とに、またデータ
ライン４Ｂとコントロール信号線９とに各接続されたＮ
チャネルトランジスタＱＩＡ＋　Ｑｌｌ＋が配置されて
いる。データライン４Ａは、トランジスタＱＩＡとＮチ
ャネルトランジスタＱ　２　Ａ　、Ｑ　、Ａとが介装し
ているデータライン７＾を介して接地され、データライ
ン４ＢはトランジスタロＩｌｌ　とＮチャネルトランジ
スタ０４１口。

とが介装しているデータライン７Ｂを介して接地されて
いる。そしてｔランジスタ０□、、Ω２Ｒは、夫々が制
御されるように前記コントロール信号線８と接続されて
いる。演算部１は、演算後のデータに＋１及び反転デー
タに＋］によりトランジスタ０７．及びＱＩＡが制御さ
れるようにデータライン２Ｂ及び２Ａを介してトランジ
スタΩ３．ｌ及びＣＩＡと接続されている。データライ
ン７Ａと７Ｂとの間にはラッチ部３が接続されている。

ラッチ部３はインバータ５と６とからなり、インバータ
５（６）は高抵抗ポリシリコンＲｓ（Ｒｉ）とＮチャネ
ルトランジスタＮＴ、　（ＮＴ、）との直列回路となっ
ており。その一端は電源Ｖｃｃと接続され、他端は接地
されている。高抵抗ポリシリコンＲｓ　（Ｒａ）とＮチ
ャネルトランジスタＮＴｓ（ＮＴｂ）との接続部はＮチ
ャネルトランジスタＮＴ６　（ＮＴ３）のゲートと接続
されている。

第２図は、第１図におけるラッチ部３とその周辺回路を
示す回路図である。

一方のインバータ５は、高抵抗ポリシリコンＲ１とＮチ
ャネルトランジスタｑ＋ｇとの直列回路がらなり、その
直列回路の一端は電源Ｖｃｃと接続され、他端は接地さ
れている。他方のインバータ６は、高抵抗ポリシリコン
Ｒ６とＮチャネルトランジスタＱ２２との直列回路から
なり、その直列回路の一端は電源Ｖｃｃと接続され、他
端は接地されている。

トランジスタＱｚｔ　（Ｑ＋ｔ）のゲートは、データラ
イン７Ａ（７Ｂ）と接続されている。データライン７Ａ
　（７Ｂ）はトランジスタＱＩＡ　（Ｑｌｌ）を介して
データライン４Ａ（４Ｂ）と接続され、またトランジス
タ０２Ａ　（Ｑ□）。

０ｉａ（Ｑ、１ｗ）を介して接地されている。トランジ
スタ＋＋、、、　ＤＩＲのゲートは、演算部〕にデータ
を書込む指令をするコントロール信号Ｓが与えられるコ
ントロール信号線９．９と、トランジスタ（ｈＡ、１）
２Ｂのゲートはラッチ部３にデータを書込む指令をする
コントロール信号ｔが与えられるコントロール信号線８
，８と接続されている。トランジスタ０３ＡＱ３Ｒのゲ
ートは、演算後の反転データに＋１．データに＋１が各
別に与えられるデータライン２Ａ　、　２＋１と接続さ
れている。

第３図は高抵抗ポリシリコン及びＮチャネルトランジス
タからなるインバータの模式的断面図であって、ｎ型基
板を用いたＰウェル構造の一例を示している。ｎ型基板
領域ＮＳ上に形成したＰウェル領域ＰＷにｎ゛拡散領域
Ｎ１．）ｂ、Ｎ３及びＰ゛拡散領域Ｐ３を形成している
。そしてｎ“拡散領域Ｎ２．Ｎ３及びＰ゛拡散領域Ｐ３
によりＮチャネルトランジスタＮＴを形成しており、ｎ
゛拡散領域Ｎ、とＮ２との間に高抵抗ポリシリコンＲ（
シート抵抗にして数１０ＭΩ〜１３！ＧΩの抵抗イ１６
）を形成している。このインバータは従来のＰチャネル
トランジスタに代えて高抵抗ポリシリコンＲを使用した
ため、Ｐウェル領域Ｐ−とｎ型基板領域ＮＳとを分離す
る酸化膜の領域が不要であり、しかもＰチャネルトラン
ジスタのｎ”、Ｐ”の２つの拡散領域が不要であり（第
６図参照）、インバータの占有面積が縮小されている。

更に、ＳＲＡＭのように多層配線技術を用いれば、Ｎチ
ャネルトランジスタＮＴ上に高抵抗ポリシリコンＲを配
設すればインバータの占有面積をより縮小できる。

そしてｎ゛拡散領域〜、と高抵抗ポリシリコンＲとに電
源電圧Ｖｃｃが与えられ、ｎ゛拡散領域Ｎ、とＰ゛拡散
領域Ｐ、とに接地電位Ｖｓｓが与えられる。

ＮチャネルトランジスタＮＴのゲートＧに信号を人力し
、ＮチャネルトランジスタＮＴのｎ゛拡散領域Ｎ２と高
抵抗ポリシリコンＲとを接続した位置から信号を出力す
る。

次にこのように構成したカウンタ回路の動作を説明する
。

ラッチ部３のラッチデータはコントロール信号線９のコ
ントロール信号Ｓにより、トランジスタＱＩＡ、　ｕ、
、がオンするとデータライン４Ａ、　４Ｂを通って演算
部Ｉへ与えられる。

いま、コントロール信号線８のコントロール信号（、が
″Ｌ″Ｌ″ルであって、トランジスタＱＩＡ、ｇＩｌ＋
がオンすると、データライン４＾、　４Ｅｌを通って演
算部１へ与えられる。いま、コントロール信号線８のコ
ントロール信号ｔが１）．Ｎ　レベルであって、トラン
ジスタＱ□Ａ、　Ｑｆｆｌがオフの場合は、演算部ｌの
反転データ？１．データに＋１がデータライン２Ａ。

２Ｂ及び７Ａ、　７Ｂを通ってラッチ部３に与えられる
ことがない。

ところで、コントロール信号ｔを与えてトランジスタロ
ＩＩＡ、　Ｑ２１）がオンすると、演算部１から、それ
に与えられたデータに１を加算した反転データに＋１．
データに＋１が、トランジスタＱ４ＡＩ　ｌ１ｔａ及び
Ｑ、ｌａ、　Ｌｖを介してラッチ部３に送り込まれて、
ラッチ部３がラッチする。このとき、コントロール信号
Ｓは“じレベルであり、それによりトランジスタＬＡ、
口Ｉ１）がオフし、ランチ部３のデータがデ一タライン
４Ａ、　４Ｂへ送り出されることがない。

次にラッチ部３のラッチ動作を第２図により説明する。

いま、データライン７Ａが“Ｌ”　レベルのとき、トラ
ンジスタｑ、がオフし、電源電圧Ｖｃｃが、高抵抗ポリ
シシコンＲ８を介してデータライン７Ｂに与えられてデ
ータライン７Ｂは“■”　レベルになる。データライン
７Ａの反転データｍが“し”レベルであるから、データ
ライン７Ｂのデータｍは”Ｉ＋”　レベルであり、この
データｍによりトランジスタＱ＋ｚがオンしてデータラ
イン７Ａは接地電位まで引き下げられて“Ｌ″　レベル
になる。コンＩ・ロールｆｔ号ｓが“■”レベルのとき
、データライン４Ａ、　４１）にデータに１反転データ
Ｔが与えられるまで、あるいはコントロール（ｔ％Ｌが
“１）″　レベルのとき、データライン２Ａ２Ｂに反転
データｋ　＋１．データに＋１が与えられるまで、デー
タライン７Ｂのデータｍはインバータ５に再人力され、
データライン７Ｂの反転データ“冨−はインバータ６に
再入〕Ｊされて同じ状態を繰り返す。

そしてデータライン４Ａのデータにカ＜Ｈ″　レベルの
ｂとき、インバータ６のトランジスタＱ２２がオンして、
データライン７Ｂは接地電位まで引き下げられて“１．
″　レベルになり、一方、トランジスタＱ＋２がオフし
てデータライン７Δは“Ｉ）”レベルになる。そしてデ
ータライン４Ａ、　４Ｂ又はデータライン２Ａ、　２Ｂ
を介して新しいデータが与えられるまで、インバータ５
，６に再入力されたデータは、同様の状態を繰り返す。

このようにして、インバータ５．６の夫々の動作は、Ｐ
チャ不ルトランジ゛スタとＮチャネルトランジスタとに
より構成した従来のインバータと同様の動作をするごと
になる。

このようにして、高抵抗ポリシリコンＲとＮチャネルト
ランジスタＮＴとを用いてインバータ５６を構成した場
合は、従来のようにＰチャネルトランジスタＰＴとＮチ
ャネルトランジスタＮＴとを分離する酸化膜Ｘが不要に
なり、またＰチャネルトランジスタＰＴの２つのＰ゛拡
散領域も不要になりインバータの占有面積が縮小し、そ
れによってカウンタ回路の占有面積を縮小し得る。換言
すればワンチップに内蔵できるカウンタ回路数を大幅に
増加させることができる。また寄生バイポーラトランジ
スタにより制御整流素子が形成されないからラッチアッ
プ現象も生じない。

なお、本実施例ではクロック同期式カウンタについて説
明したが非同期式リップルカウンタであっても同様の効
果が得られる。

（発明の効果）以上詳述したように、本発明はラッチ部に高抵抗ポリシ
リコンとＩ・ランジスタとの直列回路を用いるから、そ
れらを共通の基板領域又はウェル領域に形成できる。そ
のため従来のようにＰチャネルトランジスタと、Ｎチャ
ネルトランジスタとをカスケード接続した場合に必要と
した、両トランジスタを分離する酸化膜が不要になる。

また一方のトランジスタの２つの拡散領域が不要になっ
てインバータの占有面積が縮小し、それによってカウン
タ回路の占有面積を縮小できる。また、寄生バイポーラ
トランジスタにより制御整流素子と同様の機能が生じな
いからラッチアップ現象が発生しない。したがって本発
明によれは、ラッチ部の占有面積が少なく、しかもラン
チアップ現象が生じない半導体集積回路を提供できると
いう優れた効果を奏する。

【図面の簡単な説明】

第１図は本発明に係る半導体集積回路におけるカウンタ
回路の回路図、第２図はそのインバータ及び周辺の回路
図、第３図はインバータの模式的断面図、第４図は従来
の半導体集積回路におけるカウンタ回路の回路図、第５
図はそのインバータ及び周辺の回路図、第６図はインバ
ータの模式的断面図、第７図は寄生バイポーラトランジ
スタを考慮したＣＭＯＳインバータの模式的断面図、第
８図は寄生バイポーラトランジスタの等価回路の回路図
、第９図はその等価回路の電圧、電流特性図である。３・・・ラッチ部　４Ａ、　４１）・・・データライン
　Ｒｓ、　ＲＡ高抵抗ポリシリコン　Ｑ１２＋　Ｑ２゜
・・・Ｎチャネルトランジスタ　０２Ａ、　Ｑ３Ａ、　
＋１４１）１　Ｑ３Ｂ・・・Ｎチャネルトランジスタ　
ＮＳ・・・０型基板領域　Ｐ−・・・Ｐウェル領域Ｇ・
・・ゲートＮ＋、Ｎｚ、Ｎ１・・・ｎ゛拡散領域　Ｐ３
・・・Ｐ゛拡散領域なお、図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

（１）ラッチ部を設けている半導体集積回路において、
前記ラッチ部は、高抵抗ポリシリコンと、トランジスタ
との直列回路を備えて構成してあることを特徴とする半
導体集積回路。