JPH04151700A - パターンマッチング制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は音声認識装置内に設けられた複数のパターンマ
ツチング手段を制御するパターンマツチング制御回路に
関するものである。

［従来の技術］ 従来、音声認識装置等では大量の辞書パターンを多数の
メモリに格納し、この多数のメモリ毎にパターンマツチ
ング回路をそれぞれ設けて、このパターンマツチング回
路の並列動作により処理を行っているものが多い。

第２図は従来の音声認識装置の構成を示すブロック図で
ある。同図において、１−１　、１−２　、・・・はそ
れぞれ異った内容の辞書パターンが記憶されている辞書
パターンメモリ部、２−１　、２−２　、・・・ハ辞書
パターンメモリ部１−１　、１−２　、・・・に対応し
てそれぞれ設けられたパターンマツチング回路である。

このパターンマツチング回路２−１　　（１−１，２，
・・・）は入カバターンから抽出された特徴量（特徴パ
ターンともいい、本実施例においては音声信号の周波数
成分を特徴量としている）を供給される（内蔵するデー
タ記憶部に書込まれる）と、この書込まれた特徴量と対
応する辞書パターンメモリ部１−１（１−１，２，・・
・）に格納された辞書パターンとを比較し、辞書パター
ンの内から前記特徴量に最も似ているものを探し出し、
両者の間の距離データ（類似度を示すデータ）を算出す
る。これをパターンマツチング処理といい、動的計画法
によるＤＰ（ダイナミックプログラミング）マツチング
の処理法などが広く知られている。３は入カバターンメ
モリであり、前記特徴量としての入カバターンを一時記
憶する。５は制御部であり、前記パターンマツチング回
路２−ｉ　　（ｉ−１，２，・・・）がそれぞれパター
ンマツチング処理を行って算出した入カバターンと辞書
パターンとの間の距離データのうち最もその値が小さい
ものを選択して音声認識を行なう部分である。６は表示
部であり、制御部５が音声認識を行ったカテゴリ名を表
示させる。７は副制御部であり、制御部５から供給され
るマツチングスタート信号又は同ストップ信号に基づき
、入カバターンメモリ３に供給する入カバターン読出し
信号、及びアドレスカウンタ８に供給するカウンタアッ
プ信号又はカウンタクリア信号を出力する。８はアドレ
スカウンタであり、副制御部７の制御によるカウンタア
ップ信号を計数した計数値をアドレス信号として入カバ
ターンメモリ３へ供給する。９はマイクロホンであり、
入力する音声信号を電気信号に変化して出力する。１０
はＡ／Ｄ変換器であり、入力するアナログ信号をデジタ
ル信号に変換して出力する。１１は前処理部であり、こ
の実施例では、例えば音声周波数帯域の高域成分を強調
する処理などを行なう。１２は切出し部であり、例えば
一定のしきい値以上の音声レベルの区間を検出し、これ
を１単位の音声区間として区切って切出す処理を行なう
。１３は特徴量算出部であり、例えば自己相関処理など
により１つの音声区間として切出された音声信号の周波
数成分を算出する演算を行なう。−船釣には線形予＃Ｊ
　（Ｌ　ＰＣ）ケプストラム（ｃｅｐｓｔｒｕ＊）と呼
ばれる信号処理などにより上記の演算処理を行なう。な
お図中のクロックはパターンマツチング回路２−１　　
（ｉ−１゜２、・・・）や副制御部７など各部の動作の
同期信号として使用される。

第２図の動作を説明する。マイクロホン９に入力された
音響信号としての音声信号はアナログ電気信号に変換さ
れ、このアナログ電気信号としての音声信号はＡ／Ｄ変
換器１０によりデジタル音声信号に変換される。そして
前処理部１１では、音声周波数帯域の高域成分が一般に
低域成分よりも低レベルであるので、この高域成分のレ
ベルを高くして強調する処理を行なう。次の切出し部１
２では、音声信号を一定のしきい値と比較して、このし
きい値以上の音声レベル区間を１単位の音声区間として
切出す処理を行なう。次の特徴量算出部１３では、１区
間毎に切出された音声信号の周波数成分を算出し、これ
を特徴量データとして入カバターンメモリ３に供給する
。入カバターンメモリ３は、アドレスカウンタ８により
指定されたアドレスに、前記１区間毎の音声信号の特徴
量データを記憶する。

制御部５は入カバターンメモリ３に記憶した音声信号の
認識を行なうため、まずマツチングスタート信号及び同
ストップ信号により副制御部７を駆動する。副制御部７
は入カバターン読出し信号を入カバターンメモリ３に供
給し、１区間毎の音声信号の特徴量データを入カバター
ンメモリ３より読出し、各パターンマツチング回路２−
１　　（ｉ＝１゜２、・・・）に順次書込む。この各パ
ターンマツチング回路２−ｉに同一の入カバターンを逐
次書込む動作は、一般にマイクロプロセッサ（以下ＣＰ
Ｕという）を含む副制御部７によりシーケンシャルな書
込み制御が行なわれている。即ち最初にパターンマツチ
ング回路２−１内の入力データメモリに入カバターンを
書込み、次にこの同一の入カバターンをパターンマツチ
ング回路２−２内の入力データメモリに書込むという動
作をパターンマツチング回路２−ｉの数だけ繰返して行
っていた。

第３図は複数のパターンマツチング回路とＣＰＵとの接
続図であり、１０１〜１０６は＃１〜＃６パターンマツ
チング回路、１０７はパスライン、１０８はＣＰＵであ
る。同図において、各パターンマツチング回路１０１〜
１０６はパスライン１０７を介してＣＰＵ８と並列的に
接続されている。

第４図は従来のパターンマツチング回路への順次書込み
を示すタイミングチャートである。同図において、Ｔ　
Ｗ　、　　（１−１，２，・・・６）は入カバターンの
書込時間、Ｔ　Ｍ　１（ｔ−１，２、・・・６）はパタ
ーンマツチング処理時間である。ＣＰＵ８はＴＷｌのタ
イミングに＃１パターンマツチング回路１０１へ入カバ
ターンの書込みを行ない、直ちに次のＴ　Ｗ　２のタイ
ミングに＃２パターンマツチング回路１０２へ同一パタ
ーンの書込みを行なう。このＴ　Ｗ　２のタイミングと
並列したタイミングのＴＭｌに＃１パターンマツチング
回路１０１はパターンマツチング処理を行なう。このよ
うにＣＰ　Ｕ　１０ｇは１音声区間の入カバターンをす
べてのパターンマツチング回路１０１〜１０Ｂに書込む
のに６回の書込み動作を逐次行っていた。従って６個の
パターンマツチング回路への書込所要時間は６×ＴＷ１
となる。

第５図は従来の入力データメモリのアドレスマツプを示
す図である。同図において、例えば＃１パターンマツチ
ング回路内の入力データメモリは先頭番地ＯＯから最終
番地７Ｆをアドレス領域としており、それぞれパターン
マツチング回路１０１〜１０６内の入力データメモリ毎
に異なるアドレス領域を有している。このように各入力
データメモリに異なるアドレス領域を付与することによ
り、ＣＰ　Ｕ　１０８は各パターンマツチング回路１０
１〜１０６へ入力バータンデータの順次書込みが可能と
なっている。

第２図において、各パターンマツチング回路２−ｉ　　
（１−１，２，・・・）は前記説明のように逐次書込ま
れた入力パターンデータ（特徴量データ）に最も似てい
るパターンデータを対応する辞書パターンメモリ部１−
１　　（ｉ＝１，２．・・・）から探し出し、両者の間
の距離データを算出して、この距離データとマツチング
終了信号Ｅ　１（ｔ−１，２，・・・）とを共に制御部
５へ送出する。制御部５は各パターンマツチング回路２
−１からマツチング終了信号Ｅ１が入力する度に、割込
み処理を行ない、該当するパターンマツチング回路２−
ｉより前記距離データを取込み内蔵するメモリに記憶す
る。この割込み処理による距離データの取込みを各パタ
ーンマツチング回路２−ｉ毎に行ない、すべての距離デ
ータの取込みが終了すると、これらの距離データの内で
最もその値の小さなものを選択して、そのカテゴリ名を
音声パターンとして認識する。制御部５は各音声区間毎
のデータにつき上記の認識処理を行ない、この認識結果
のカテゴリ名を表示部６により表示する。

［発明が解決しようとする課題］ しかしながら上記のようなパターンマツチング制御回路
では、複数のパターンマツチング回路に各音声区間毎の
入力パターンデータを順次書込む制御を行っているため
、パターンマツチング回路の数だけ書込動作を繰返す必
要があった。従ってパターンマツチング回路の数が増加
すると、この数に比例して書込み所要時間が増大し、そ
の結果音声認識装置全体としての処理速度を低下させる
という問題点があった。

本発明はかかる問題点を解決するためになされたもので
、前記複数のパターンマツチング回路への入力パターン
データの書込み所要時間を短縮し、音声認識装置全体と
しての処理速度を向上させることができるパターンマツ
チング制御回路を得ることを目的とする。

［課題を解決するための手段］ 本発明に係るパターンマツチング制御回路は、音声認識
装置に入力された音声の各音声区間毎の音声パターンと
該装置内にあらかしめ記憶された辞書パターンとのパタ
ーンマツチング処理を並列的に行なう複数のパターンマ
ツチング手段を制御する回路において、前記複数のパタ
ーンマツチング手段がそれぞれ内蔵する入力データ記憶
部に共通のアドレス領域を付与し、前記入力された音声
の各音声区間毎の入力パターンデータを前記共通のアド
レス領域を有する複数の各入力データ記憶部に同時に書
込む書込み制御手段を備えたものである。

［作用］ 本発明においては、音声認識装置に入力された音声の各
音声区間毎の音声パターンと該装置内にあらかじめ記憶
された辞書パターンとのパターンマツチング処理を並列
的に行なう複数のパターンマツチング手段を制御する回
路において、書込制御手段は前記複数のパターンマツチ
ング手段がそれぞれ内蔵する入力データ記憶部に共通の
アドレス領域を付与し、前記入力された音声の各音声区
間毎の入力パターンデータを前記共通のアドレス領域を
有する複数の各入力データ記憶部に同時に書込む。

［実施例コ 第１図は本発明に係る複数の入力データメモリの構成を
示すブロック図である。同図において２０１〜２０６は
＃１〜＃６人カデータメモリであり、それぞれ＃１〜＃
６パターンマツチング回路に内蔵されるメモリである。

第６図は本発明に係る入力データメモリへの並列書込み
を示すタイミングチャートである。同図においてＴ　Ｗ
　、　　（１−１，２，・・・６）は入力データメモり
への入力データの書込み時間であり、”ｒＷｌ−ＴＷ　
　−・・・−ＴＷ　　となっている。ＴＭ、　　（１−
１゜２、・・・６）はパターンマツチング処理時間であ
る。

第７図は本発明に係る入力データメモリのアドレスマツ
プを示す図である。同図において、各パターンマツチン
グ回路内の＃１〜＃６人カデータメモリ２０１〜２０６
はすべて共通のアドレス領域、即ち先頭番地ＯＯから最
終番地７Ｆを付与されている。

第６図及び第７図を参照し、第１図の動作を説明する。

第７図に示されたアドレスマツプのようニ、各パターン
マツチング回路内の＃１〜＃６人カデータメモリ２０１
〜２０６は共通のアドレス領域を付与されているので、
第１図に示されるようにそれぞれの入力データメモリの
アドレス信号端子、データ入力端子、ライト信号端子及
びチップセレクト信号端子を並列接続して、各入力デー
タメモリに共通のアドレス信号、入力データ、ライト信
号及びチップセレクト信号を供給することができる。従
って第６図のタイミングチャートに示されるようにＣＰ
　Ｕ　ｔａｇは＃１〜＃６人カデータメモリ２０１〜２
０Ｂへ同一のデータ書込時間ＴＷ１−ＴＷ　　−・・・
−ＴＶ６により入力パターンデータの並列書込みを行な
うことができる。また各パターンマツチング回路１０１
〜１０６が行なうパターンマツチング処理時間が等しい
とすれば、すべてのパターンマツチング回路１０１〜１
０６への入力データの書込みからパターンマツチング処
理の終了までの時間はＴＶ　　＋ＴＭ、となる。これに
反し第４図のタイミングチャートにおけるすべてのパタ
ーンマツチング回路１０１〜１０６への入力データの書
込みからパターンマツチング処理の終了までの時間は次
のようになる。

ＴＷ　　＋ＴＷ　　・・・＋ＴＷ６＋ＴＭ６一６ｘＴＷ
１＋ＴＭ６ 従って本発明においては、従来のパターンマツチング回
路の動作所要時間より５ＸＴＷ１だけ時間短縮がなされ
たことになる。

また各パターンマツチング回路の動作時間帯（即ち入力
パターンデータの書込みとパターンマツチング処理が行
なわれている時間帯）には、第２図のＡ／Ｄ変換器１０
、前処理部１１、切出し部１２及び特徴量算出部１３は
入力された音声の次の音声区間の入カバターンについて
それぞれの処理を行ない、算出された特徴量データを人
カバターンメモリ３に記憶させる動作を並列的に行なう
ことができる。

従ってパターンマツチング回路の動作時間の短縮は、音
声記憶装置全体としての処理時間の短縮となりその処理
速度の向上に貢献するものである。

［発明の効果コ 以上のように本発明によれば、音声認識装置に入力され
た音声の各音声区間毎の音声パターンと該装置内にあら
かじめ記憶された辞書パターンとのパターンマツチング
処理を並列的に行なう複数のパターンマツチング手段を
制御す・る回路において、前記複数のパターンマツチン
グ手段がそれぞれ内蔵する入力データ記憶部に共通のア
ドレス領域を付与し、前記入力された音声の各音声区間
毎の入力パターンデータを前記共通のアドレス領域を有
する複数の各入力データ記憶部に同時に書込むようにし
たので、複数のパターンマツチング手段への入力パター
ンデータの書込み所要時間が従来よりも大幅に短縮し、
音声認識装置全体とじての処理速度をも向上させる効果
が得られる。

【図面の簡単な説明】

第１図は本発明に係る複数の入力データメモリの構成を
示すブロック図、第２図は従来の音声認識装置の構成を
示すブロック図、第３図は複数のパターンマツチング回
路とＣＰＵとの接続図、第４図は従来のパターンマツチ
ング回路への順次書込みを示すタイミングチャート、第
５図は従来の入力データメモリのアドレスマツプを示す
図、第６図は本発明に係る入力データメモリへの並列書
込みを示すタイミングチャート、第７図は本発明に係る
入力データメモリのアドレスマツプを示す図である。 図において、１−１　、１−２　、・・・は辞書パター
ンメモリ部、２−１　、２−２　、・・・はパターンマ
ツチング回路、３は入カバターンメモリ、５は制御部、
６は表示部、７は副制御部、８はアドレスカウンタ、９
はマイクロホン、１０はＡ／Ｄ変換器、１１は前処理部
、１２は切出し部、１３は特徴量算出部、１０１〜１０
Ｂは＃１〜＃６パターンマツチング回路、１０７はパス
ライン、 はＣＰＵ。 〜２０Ｂ は＃１ 〜＃６人カデカデータメモリる。

Claims (1)

1. 【特許請求の範囲】 音声認識装置に入力された音声の各音声区間毎の音声パ
   ターンと該装置内にあらかじめ記憶された辞書パターン
   とのパターンマッチング処理を並列的に行なう複数のパ
   ターンマッチング手段を制御する回路において、 前記複数のパターンマッチング手段がそれぞれ内蔵する
   入力データ記憶部に共通のアドレス領域を付与し、前記
   入力された音声の各音声区間毎の入力パターンデータを
   前記共通のアドレス領域を有する複数の各入力データ記
   憶部に同時に書込む書込み制御手段を備えたことを特徴
   とするパターンマッチング制御回路。