JPH04153774A - 回路接続情報の記憶方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は回路接続情報の記憶方式に関し、特に電子回路
のパタン設計における接続情報の記録方式に関する。

〔従来の技術〕

従来、電子回路の高密度化や微細化に伴い、配線抵抗に
よる信号伝搬遅延等の回路への影響が無視できなくなっ
てきている。このため、電子回路の設計では回路設計時
に回路シミュレーションや遅延シミュレーションで回路
動作の確認を行うだけでなく、パタン設計時にもパタン
設計データから配線抵抗および配線容量等の配線パラメ
ータと回路接続情報を抽出し、回路シミュレーションや
遅延シミュレーションを行なって遅延の検証を行なうよ
うにしている。このように、電子回路のパタン設計後に
遅延の検証を行う場合、電子回路パタン設計データから
抽出した回路接続情報と配線パラメータを同時に接続情
報ファイルに表現（記憶〉する必要がある。ところが、
従来の回路接続情報ファイルにおいては、素子間の接続
は表現されるが、配線抵抗等を表現することは考慮され
ていないので、配線パラメータを素子として表現しなけ
ればならない、それ故、配線パラメータは記述されてい
ない論理回路図データと比較して差異が生じるため、遅
延検証用にパタン設計データから抽出した接続情報は、
論理回路図との接続比較照合を行うことができない。

以下に従来の接続情報の記憶方式について、電子回路パ
タン設計データから柚比した接続情報と配線パラメータ
とを表現した例を参照して説明する。

第５図は従来の一例を説明するための簡単な電子回路図
である。

第５図に示すように、この電子回路は電源および接地間
にＰチャネルＭＯ３ＦＥＴ１３とチャネルＭＯ３ＦＥＴ
１４が接続されたものであり、１５はネットを示す。

第６図は第５区の電子回路をＭＯ８技術を用いて集積回
路にする際のパタン図である。

第６図に示すように、このパタンにおいて、１６はアル
ミ配線、１７は多結晶シリコン、１８はＮ型拡散、１９
はＰ型拡散、２０はコンタクトカットのパタンを表わし
ている。

第７図は第６図におけるパタンから配線抵抗も含めて回
路接続を復元したときの回路図である。

第７図に示すように、この回路はＭＯＳＦＥＴおよび抵
抗により構成される。例えば、抵抗２１は配線抵抗を示
している。このパタン設計データの遅延検証を高精度で
行うためには、配線抵抗および配線容量を抽出する必要
があるが、以下には説明を簡略化するため、配線抵抗だ
けを例にとって説明する。

第８図（ａ）、（ｂ）はそれぞれ第５図におけるネット
に対応する配線パタン図および等電位集合から抽出した
配線抵抗図である。

第８図＜ａ）、（ｂ）に示すように、ここでは電気的に
接続し合ったパタン設計データ上の図形データの集合を
等電位集合と称しているが、この配線抵抗を考慮したと
きの等電位集合は、配線ノくタンの分岐点をネットとし
た抵抗素子のネ・ントワークとして表現される。

要するに、前述した第６図のパタン設計データから配線
抵抗も含めて回路接続を復元すると、第７図のようにな
る。ここで、第５図と第７図の回路を比較すると、論理
回路図データの接続情報と、パタン設計データから抽出
および復元した接続情報とでは、配線抵抗のふんだけ差
異があることが解る。

〔発明が解決しようとする課題〕

上述した従来の電子回路のパタン設計における接続情報
の記憶方式は、電子回路の高密度化や微細化に伴い、電
子回路のパタン設計後に遅延の検証を行うことがますま
す重要になってきている。

また、電子回路の大規模化や高集積化にともない、パタ
ン設計の接続検証、特に論理設計データとパタン設計デ
ータの接続照合が不可欠になってきている。

ところが、従来の接続情報の記憶方式は１＜タン設計デ
ータから抽出した配線パラメータを素子として表現しな
ければならないため、遅延検証用にパタン設計データか
ら抽出した接続情報は論理設計データの接続情報と異な
ってしまう。すなわち、接続検証と遅延検証のためには
、別々にパタン設計データからの接続情報抽出処理を行
なわねばならず、これがために別々の接続情報ファイル
を用意しなければならないという欠点がある。

本発明の目的は、かかる接続情報抽出処理を簡略化し、
ファイル量を削減するとともに、回路抽出時間を短縮す
ることのできる回路接続情報の記憶方式を提供すること
にある。

〔課題を解決するための手段〕

本発明の回路接続情報の記憶方式は、電子回路のパタン
設計データから抽出および復元した素子間の接続情報を
記憶するメインファイルと、同様に抽出および復元した
等電位集合内の配線の接続情報を記憶するサブネットフ
ァイルとを設け、パタン設計の接続検証および遅延検証
を前記二つのファイルを用いて行なうように構成される
。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明における情報処理システムのブロック図
であう。

第１図に示すように、本発明において用いる情報処理シ
ステムは、電子回路のパタン設計データを入力するため
の磁気テーア装置等のデータ入力手段１と、アプリケー
ションプログラムが走る中央処理装置等の処理実行手段
２と、磁気ディスク等の補助記憶手段３と、実行結果を
印刷するラインプリンター等のデータ出力手段４とから
構成される０本発明はかかる情報処理システムにおいて
、パタン設計データを入力し、各種の接続情報を出力す
るものである。

第２図（ａ）、（ｂ）はそれぞれ本発明の一実施例を説
明するためのパタン設計データ検証処理フロー図および
その処理におけるステップＡ２の詳細な処理フロー図で
ある。

第２図（ａ）に示すように、本実施例は前述した第１図
の処理実行手段２上で走る接続情報の記憶方式を利用し
たアプリケーションプログラムのフローを示し、データ
入力ステップＡ１と、パタン設計データから回路接続情
報の抽出および配線抵抗、配線容量などの配線パラメー
タの算出を行う抽出・算出ステップＡ２と、回路図デー
タとパターン設計データの接続情報の比較照合を行う比
較照合ステップ３と、パタン設計から抽出した接続情報
を回路シミュレーシヨンなどのシミュレーション入力用
のデータに変換するデータ作成ステップＡ４の間のイン
ターフェース用のファイルに接続情報の記憶方式を利用
している。

第２図（ｂ）に示すように、抽出・算出ステップＡ２は
、パタン設計データの図形データを入力して素子認識お
よび等電位追跡を行うステップＢ１と、配線の図形情報
を入力して配線パラメータを算出するステップＢ２と、
素子情報を基に接続情報を復元するステップＢ３との３
つのステップから構成される。この抽出・算出ステップ
Ａ２では、データ入力ステップＡ１で入力されたパタン
設計データから回路接続情報の抽出と配線抵抗および配
線容量などの配線パラメータの算出とを行う。

まず、ステップＢ１はパタン設計データの図形データを
入力して素子を構成する図形データを認識するとともに
、配線を構成する図形データを等電位集合と呼ぶ電気的
に接続し合う図形の集合に分類する。

次に、ステップＢ２は等電位集合毎に配線の図形データ
を入力し、配線抵抗および配線容量などの配線パラメー
タの算出を行う、この算出の結果は前述した第１図の補
助記憶手段３上のファイルに格納される。

更に、ステップＢ３では、ステップＢ１で付加した素子
情報や等電位情報を基に接続情報の復元を行う、この復
元された接続情報も補助記憶手段３上のファイルに格納
される。

次に、本実施例の接続情報の記憶方式を適用したステッ
プＢ２とステップＢ３から出力されるデータの構造につ
いて第３図および第４図を用いて説明する。

第３図は第２図（ａ＞、（ｂ）における接続情報ファイ
ルの概念図である。

第３図に示すように、この接続情報ファイルは第１図に
示す補助記憶手段３上のファイルを表わし、ステップＢ
３から出力される素子間の接続情報を格納するメインフ
ァイル５と、ステップＢ２から出力される配線抵抗や配
線容量等の配線寄生素子の接続情報を格納するサブネッ
トファイル６とを有する。このメインファイル５上の接
続情報は素子に対応する素子データと配線に対応するネ
ットデータとからなる。しかも、素子データは端子デー
タの集まりとして表現され、端子データがネットデータ
へのポインターを持つことにより接続を表現している。

一方、サブネットファイル６上の接続情報は、等電位集
合毎に配線抵抗および配線容量相互の接続関係の情報を
格納している。

第４図は第３図におけるメインファイルとサブネットフ
ァイルの関係を示す概念図である。

第４図に示すように、このメインファイル５上のネット
データはサブネットファイル６上の等電位集合データへ
のポインターを有し、またメインファイル５上の端子デ
ータはサブネットファイル６上の配線抵抗ネットワーク
の内その端子が接続するネットへのポインターを有する
。

まず、１つのネット７に対応する配線抵抗のネットワー
ク８を想定する。このとき、メインファイル５上のネッ
ト７に対応するネットデータはサブネットファイル６上
の配線抵抗ネットワーク８のデータへのポインタ９を有
している。また、１０はネット７に接続する端子の１つ
であり、１１は端子１０が配線抵抗ネットワーク８の中
で接続する内部ネットである。更に、端子１０に対応す
るメインファイル５上の端子データは端子１０が接続す
る配線抵抗ネットワーク８上の内部ネット１１に対応す
るサブネットファイル６上のネットデータのレコードへ
のポインタ１２を有している。

以上の説明から解るように、本実施例の回路接続情報の
記憶方式においては、メインファイル５だけを参照すれ
ば、素子間の接続が解るので、論理回路図データとの接
続比較照合が可能であり、メインファイルラとサブネッ
トファイル６を参照すると、配線パラメータも含めた接
続が解るので、遅延検証が可能になる。尚、従来技術の
説明で用いた第６図のパタン設計データを本実施例のシ
ステムに入力した場合、メインファイル５上の接続情報
は第５図のような接続になる。また、サブネットファイ
ル６上のデータは、第８１１ｇ（ｂ）に示すような配線
抵抗の接続情報の集まりになる。

次に、第２図（ａ＞に示す比較照合ステップＡ３につい
てみると、ここでは回路図データとパタン設計データか
ら抽出したメインファイル５上の接続情報の比較照合を
行う、このとき、ステップＡ２から出力されるメインフ
ァイル５上の接続情報は素子間の接続を表現しており、
回路図データの接続情報と差異が無いことに注意する。

このことにより、回路図データとの接続照合が可能にな
っている。また、接続照合の結果、回路図データ上の素
子とパタン設計データ上の素子との対応が解るので、対
応の情報を第１図の補助記憶手段３上のファイルに格納
する。

更に、第２図（ａ）のデータ作成ステップＡ４では、抽
出・算出ステップＡ２で出力されたメインファイル５と
サブネットファイル６及び比較照合ステップＡ３で出力
された回路図データとパタン設計データとの対応情報を
入力し、回路シミュレーションなどのシミュレーション
用データを出力する。このとき、シミュレーション用デ
ータ上の素子名は対応情報を参照して回路図データの素
子名をつけるようにする。この場合、本実施例のシステ
ムが勝手に付与する自動基でないため本実施例のシステ
ムの利用者にとって理解しやすいデータになっている。

〔発明の効果〕

以上説明したように、本発明の回路接続情報の記憶方式
は、１対のファイルに素子間の接続情報と、配線抵抗お
よび配線容量などの配線パラメータとを分けて同時に記
憶することにより、接続検証および遅延検証のために行
うパタン設計データからの接続情報抽出処理を１回で済
ませることができるので、ファイルの必要量を約３分の
２に縮小できるという効果がある。また、本発明は遅延
検証用に抽出した接続情報で論理回路図データとの接続
比較照合を行なうことができるので、レイアウトからの
回路抽出にかかる時間を半分にできるという効果がある
。

【図面の簡単な説明】

第１図は本発明における情報処理システムの機器構成図
、第２図（ａ）、（ｂ）はそれぞれ本発明の一実施例を
説明するためのパタン設計データ検証処理のフロー図お
よびその処理におけるステップＡ２の詳細な処理フロー
図、第３図は第２図（ａ）、（ｂ）における接続情報フ
ァイルの概念図、第４図は第３図におけるメインファイ
ルとサブネットファイルの関係を示す概念図、第５図は
従来の一例を説明するための簡単な電子回路図、第６図
は第５図の電子回路をＭＯ８技術を用いて集積回路にす
る際のパタン図、第７図は第６図におけるパタンから配
線抵抗も含めて回路接続を復元したときの回路図、第８
図＜ａ）、（ｂ）はそれぞれ第５図におけるネットに対
応する配線パタン図および等電位集合から抽出した配線
抵抗面である。 １・・・データ入力手段、２・・・処理実行手段、３・
・・補助記憶手段、４・・・データ出力手段、５・・・
メインファイル、６・・・サブネットファイル、７・・
・ネット、８・・・配線抵抗ネットワーク、９，１２・
・・ポインタ、１０・・・端子、１１・・・内部ネット
。

Claims (1)

1. 【特許請求の範囲】 １、電子回路のパタン設計データから抽出および復元し
   た素子間の接続情報を記憶するメインファイルと、同様
   に抽出および復元した等電位集合内の配線の接続情報を
   記憶するサブネットファイルとを設け、パタン設計の接
   続検証および遅延検証を前記二つのファイルを用いて行
   なうことを特徴とする回路接続情報の記憶方式。 ２、入力されたパタン設計データから回路接続情報を抽
   出し且つ配線抵抗、配線容量等の配線パラメータの算出
   を行なう抽出・算出ステップは、前記パタン設計データ
   の図形データを入力して素子認識および等電位追跡を行
   なうステップと、配線の図形情報を入力して配線パラメ
   ータを算出するステップと、素子情報を基に接続情報を
   復元するステップとを含むことを特徴とする請求項１記
   載の回路接続情報の記憶方式。