JPH04156076A - 映像信号処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、増幅型固体撮像素子を用いたビデオカメラ
システムにおける映像信号処理方式に関し、特に増幅型
固体撮像素子の固定パターンノイズ（以下ＦＰＮと略称
する）の取り込み処理方式に関する。

［従来の技術］ 従来、光電変換機能と蓄積電荷の増幅、読み出し及びリ
セット機能をもつ、静！誘導トランジスタ（Ｓｔａｔｉ
ｃ　Ｉｎｄｕｃｔｉｏｎ　Ｔｒａｎｓｉｓｔｏｒ　：　
Ｓ　Ｉ　Ｔと略称されている）や電荷変調素子（Ｃｈａ
ｒｇｅ　ＭｏｄｕｌａｔｉｏｎＤｅｖｉｃｅ　：　ＣＭ
　Ｄと略称されている）などの内部増幅型光電変換素子
を単位画素として用いた増幅型固体撮像素子により画像
を再生する装置においては、素子固有゛のＦＰＮが問題
となっており、該ＦＰＮをキャンセルするために、フレ
ームメモリ等の記憶手段を設け、該記憶手段に各画素毎
にＦＰＮを蓄積し、固体撮像素子の各画素から得られた
画像情報から、その画素に対応するＦＰＮを減算して画
像信号を得るようにしたＦＰＮ抑圧手段が必要となる。

第１０図は、かかる内部増幅型固体撮像素子による画像
再生装置において用いられている従来のＦＰＮ抑圧手段
のブロンク構成図である。第１０図において、１０１は
増幅型固体撮像素子、１０２はＡ／Ｄ変換器、　１０３
はフレームメモリ、１０４は減算器である。このように
構成されたＦＰＮ抑圧手段においては、まずＦＰＮデー
タを得るために、固体撮像素子１０１への入射光を遮光
し、その時出力される暗時レベルのデータをＦＰＮデー
タとしてメモリ１０３へ書き込む。ＦＰＮデータ書き込
み終了後は、通常の撮像状態として固体撮像素子１０１
から画像データを得る。そしてその画像データは、減算
器１０４によりフレームメモリ１０３内に蓄積されてい
るＦＰＮデータと繰り返し減算処理されて、ＦＰＮがキ
ャンセルされた画像データとして出力されるようになっ
ている。

一方、固体撮像素子出力のデータ処理方式において、第
１１図に示すように、フレームメモリ１１１と加算器１
１２とを用いた回路で、固体撮像素子からの現フレーム
データと、フレームメモリ１１１に蓄積されている１フ
レーム遅延した前フレームデータとを加算することによ
って、固体撮像素子のもつダイナミックレンジよりも広
いダイナミックレンジ特性を得ると共に、ランダムノイ
ズを低減させてゲインを得る方式が広く知られている。

この回路方式は、第１２図式に示すような飽和レベルを
もつ固体撮像素子の入出力レベルを、第１２図（町（Ｃ
）に示すように設定し、第１２図■）に示した現フレー
ム入力と第１２図（Ｃ）に示した前フレーム入力とを加
算することによって、第１２図式に示した飽和レベルを
越える第１２図の）に示す入出力特性を得るものである
。

第１１図に示した回路方式は、映像信号の１回加算を行
う場合であるが、フレームメモリ及び加算器を増やすこ
とによってｎ回の加算ができ、ダイナミックレンジを更
に拡げることができる。例えば、ｎ＝２の場合は、第１
３図に示すような２つのフレームメモリ１１１．１１３
及び２つの加算器１１２゜１１４からなる回路構成とな
る。

〔発明が解決しようとするｆ！題〕

しかしながら、前記従来のＦＰＮ抑圧手段でＦＰＮ除去
を行う場合、ＦＰＮデータは、ランダムノイズ成分の影
響により、取り込むタイミングによって変化が生ずるた
め、画像データより完全にＦＰＮを除去することができ
ないという問題点があった。

一方、固体撮像素子出力のダイナミックレンジを拡大す
る手段として、従来の回路方式を用いる場合、現フレー
ムと前フレームとの間で１７３０秒の時間差があるため
、加算する２つの信号データが必ずしも同じとは限らず
、加算することによって画像ブレが生じ、見苦しい画面
となることがあった。またｎ回の加算を行う回路構成と
すると、ｎ個のメモリとｎ個の加算器が必要となり、回
路規模が大になってしまうという問題点があった。

本発明は、従来の映像信号処理方式における上記問題点
を解消するためになされたもので、固体撮像素子からブ
レの小さな画面が得られ、またより精度のよいＦＰＮ除
去を行えるようにした映像信号処理方式を提供すること
を目的とする。

［課題を解決するための手段及び作用］上記問題点を解
決するため、本発明は、１フィ−ルド期間にｍ回のデー
タ読み出しが可能で、素子固有のＦＰＮをもつ増幅型固
体撮像素子と、該２回体撮像素子の信号データを遅延す
る遅延手段と、前記固体撮像素子の信号データと前記遅
延手段の遅延データとを加算する加算器と、前記遅延手
段からの遅延データの加算を制御する制御回路とからな
る巡回型のｎ回加算回路と、前記固体撮像素子のＦＰＮ
データを蓄積するメモリと、該メモリから出力されるＦ
ＰＮデータを前記ｎ回加算回路の加算データから減算す
る減算器とを備えたビデオカメラシステムにおける映像
信号処理方式において、前記ＦＰＮ蓄積メモリに蓄積す
るＦＰＮデータは、Ｘ回の加算を行ったＦＰＮデータと
し、前記ＦＰＮデータの加算回数Ｘの最小値を、前記ｎ
回加算回路による信号データの加算回数ｎの値に対して
、ｘ＝ｎの関係を満たすように設定するものである。

このように固体撮像素子から１フィールド期間にｍ回の
読み出しを行い、巡回型のｎ回加算回路で加算して出力
することにより、回路規模を大にすることなく且つ加算
時の時間差を減少させて画像ブレを生じさせることなく
ダイナミックレンジを拡大することができる。また前記
ＦＰＮデータの加算回数Ｘの最小値を、ｎ回加算回路に
よる信号データの加算回数ｎに対して、ｘ−ｎの関係を
満たすように設定することにより、ＦＰＮ除去処理の際
の誤差を減少させることができ、ＦＰＮを除去した画像
のＳ／Ｎの向上を計ることができる。

〔実施例〕

次に実施例について説明する。第１図は、本発明に係る
映像信号処理方式の一実施例を説明するための映像信号
処理回路のブロック構成図であり、第２図は、その固体
撮像素子のデータ読み出しのタイミングを示す図である
。第１図において、１はＣＭＤなどを単位画素として用
いた増幅型固体撮像素子、２はＡ／Ｄ変換器、３は１／
２フィールド遅延器、４はＦＰＮ蓄積を行うメモリ、５
は加算器、６は減算器、７は巡回加算制御回路、８は除
算器、９は各部への制御信号を送出する制御信号発生回
路、１０は時間軸変換メモリである。第２図において、
ＶＤはＮＴＳＣ方式における１フィールド周期のパルス
信号であり、ＶＤ４は前記パルス信号ＶＤの１／４周期
となるパルス信号である。読み出しデータは、パルス信
号ＶＤ４の立ち上がりに同期して読み出される。

次に、本実施例で用いている増幅型固体撮像素子１の構
成と読み出し方法について説明する。本実施例で用いる
固体撮像素子は、内視鏡等の特殊用途に用いられるもの
で、画面サイズを第３図に示すように正方形とするため
、フル画面の情報を必要としない。そこで１画面の情報
が１フィールド画面の１／４となるような正方形サイズ
とすることによって、高速動作を行うことなしに、ｌフ
ィールドにおいて４回のデータ読み出しが可能となる。

ここで１フレーム中の露光時間を１／４フィールド、す
なわち　１　／２４０秒以上とすると、第２図に示すよ
うに、１フィールドに連続した４つのデータが、Ａフィ
ールド、Ｂフィールドの順に読み出される。１フィール
ドのフル画面に対しては、第４図に示すような読み出し
となっており、水平期間は１／２期間で動作するように
なっている。

また露光時間を　１７２４０秒より長くした場合は、前
記のような４回の読み出しは不可能であるので、露光時
間を　１７１２０秒とした場合はｌフィールドに２回、
ｌ／６０秒ではｌフィールドに１回のデータ読み出しと
する。露光時間が１７６０秒の場合の読み出しタイミン
グは、第５図に示すように、パルス信号ＶＤに同期して
読み出される。

本実施例では、ダイナミックレンジの拡大をする場合、
ブレの少ない画像を得ることを目的としている。したが
って１／６０秒の露光を行った場合は、従来例と同じ欠
点をもつことになるので、加算は行わないが、ダイナミ
ックレンジよりも、露光時間を優先する場合のために、
このデータ出力モードをもつように構成されている。

次に第１図に示した映像信号処理回路の動作について説
明する。加算器５．遅延器３及び巡回加算制御回路７は
、巡回型加算回路を構成している。

いま前記巡回型加算回路において、巡回加算制御回路７
がスルーである場合、遅延器３の読み出しデータ■がＡ
１　フィールドデータであるとすると、固体撮像素子１
からの読み出しデータ■は、１／２フィールド後のデー
タなので、Ａ２フィールドデータとなり、フィールドデ
ータＡ１とＡ２が加算器５で加算される。遅延器３では
常に１／２フィールドの遅延が与えられるので、Ａフィ
ールドデータはＡフィールドデータと、Ｂフィールドデ
ータはＢフィールドデータと加算される。

一方、巡回加算制御回路７で巡回加算停止の制御を行う
場合は、制御信号発生回路９から“Ｌ”レベルの制御信
号を与えると、巡回加算制御回路７は加算器５へのフィ
ードバックデータ■を全て′”０°“として出力するの
で、加算器５では加算は行われず、固体撮像素子１の出
力データは、そのままスルーされるので、巡回型加算回
路の初期化が行なえる。

本実施例では、露光時間は　１　／２４０秒と１／６０
秒の２種とし、　１７２４０秒露光モードでは１フィー
ルドに４回のデータ読み出しとなるので、フレーム単位
で処理が行い易い３回の加算を行うこととする。第６図
に示すように、パルス信号ＶＤの立ち上がりに同期した
１フレーム毎の繰り返しの巡回制御信号■を、データの
加算時に用いることによって、３回の加算データが巡回
制御信号■の“Ｌ”の期間で得られる。１／６０秒露光
モード時は加算を行わないので、巡回制御信号■を“Ｌ
′に固定する。

一方、暗時ＦＰＮデータの取り込みも、巡回型加算回路
を用いて行う。なお、ＦＰＮデータは露光時間に応して
、その都度取り込みを行う。ここで、ＦＰＮデータの加
算回数を設定する必要があるが、　１７２４０秒露光モ
ードでは画像データが３回の加算を行っており、ノイズ
の積分を行っているので、その加算画像データから減算
するＦＰＮデータも最低３回の加算を行わないと、加算
画像データと同じノイズの積分効果を得られないので、
ＦＰＮ減算除去時に誤差を生してしまう。

例えば、ＦＰＮＹ−夕を加算することなしに減算を行う
とすると、３回の加算を行った画像データに対して、Ｆ
ＰＮデータのデータレベルがＩ／４なので４倍のゲイン
をもたせる必要があり、下位２ピントに０″゛を付加し
て減算を行うと、ＦＰＮ減算除去後の下位２ビツトデー
タは、そのまま誤差として残ってしまう。したがって、
この場合のＦＰＮデータの加算回数Ｘは、３回を最小単
位として、次式 ％式％ におけるαの値により決定されると、前記加算画像デー
タと同じ積分効果を得たデータに、更にリダクシヲンを
行なえる。

本実施例においては、加算回数ｘ＝３１として、ＦＰＮ
データの加算を行い、αの値が８であるので、除算がビ
ット調整のみで行えるようにした。

ＦＰＮメモリ４へのＦＰＮデータの蓄積は、第７図に示
すように、１／２フィールド期間“Ｌ“°となる、パル
ス信号ＶＤの立ち上がりに同期した制御信号■を取り込
み時に与え、３１回加算されたデータが遅延器３から出
力されるタイミングで、ＦＰＮメモリ４のライトイネー
ブル信号を１／２フィールド期間“°Ｌ°゛にして書き
込みを行う。

一方、１／６０秒露光モードでは、画像データの加算を
行っていないので、ＦＰＮデータの加算回数Ｘの最小値
はＯでかまわない。しかし本実施例では、ＦＰＮデータ
の積分を行う必要があるので、加算回数Ｘを７回とした
。ＦＰＮメモリ４への蓄積は、第８図に示すように、１
フレ一ム期間”Ｌ”となり、パルス信号ＶＤに同期した
制御信号■を取り込み時に与える。７回加算されたデー
タは、１フレームに亘ってＡフィールド、Ｂフィールド
別々に出力されるので、ＦＰＮメモリ４のライトイネー
ブル信号を２回、　　１／４フィールド期間°“Ｌ”に
してＦＰＮメモリ４に書き込みを行う。

以上のようにしてＦＰＮメモリ４に蓄積されたＦＰＮデ
ータは、必要な画像データに合わせたタイミングで、Ｆ
ＰＮメモリ４から読み出される。

読み出された加算ＦＰＮデータは加算画像データとデー
タレベルが異なるので、除算器８で１／８とすることに
よってデータレベルを合わせ、減算器６に入力させる。

そして減算器６で暗時ＦＰＮデータの除去された画像デ
ータは、時間軸変換メモリ１０に書き込み、第９図に示
すようなタイミングで読み出しを行うことによって、第
３図に示すような画像を得る。

以上のように本実施例においては、ダイナミックレンジ
を拡大するための画像データの加算と、ＦＰＮデータを
積分するための加算を同し加算回路で行い、しかも巡回
型回路を用いているので、回路規模の大幅な縮小化を計
ることができる。またＦＰＮデータの加算回数を、ダイ
ナミックレンジ拡大のための画像データの加算回数を基
準にして設定しているので、ＦＰＮを除去した画像のＳ
／Ｎの向上を計ることができる。

〔発明の効果〕

以上実施例に基づいて説明したように、本発明によれば
、回路規模の縮小化を計りながら加算時の時間差を減少
させて画像ブレを生じさせることなくダイナミックレン
ジを拡大することができる。

またＦＰＮ除去処理の際の誤差を減少させることができ
、ＦＰＮを除去した画像のＳ／Ｎの向上を計ることがで
きる。

また固体撮像素子の１フィールドの読み出し回数ｍに応
じて画像データの加算回数ｎを決定し、ＦＰＮデータの
加算回数Ｘの最小値を、ｘ＝ｎ−（ｍ−１）とすること
により、フィールド単位で処理が行えるので、回路規模
を小さくすることができる。

更にまた固体撮像素子の画像データの加算とＦＰＮデー
タの加算を、同一の巡回型のｎ回加算回路を用いて行う
ようにすることにより、更に回路規模の縮小化を計るこ
とができる。

【図面の簡単な説明】

第１図は、本発明に係る映像信号処理方式の一実施例を
説明するための映像信号処理回路のブロック構成図、第
２図は、その固体撮像素子のデータ読み出しタイミング
図、第３図は、第１図に示した実施例で用いる固体撮像
素子の画面サイズを示す図、第４図は、１フィールドの
フル画面に対する本実施例の読み出し態様を示す図、第
５回は、１／６０秒露光モードにおける固体撮像素子の
データ読み出しタイミング図、第６図は、画像データの
処理態様を説明するための巡回制御信号と遅延器出力と
の関係を示す図、第７図は、　１７２４０秒露光モード
における暗時ＦＰＮデータの処理態様を説明するための
各部の信号と遅延器出力との関係を示す図、第８図は、
１／６０秒露光モードにおける暗時ＦＰＮデータの処理
態様を説明するための°各部の信号と遅延器出力との関
係を示す図、第９図は、時間軸変換メモリの出力データ
を示す図、第１０図は、従来のＦＰＮ抑圧手段のブロッ
ク構成図、第１１図は、従来の映像信号処理回路の構成
例を示すブロック構成図、第１２図へ〜■）は、その動
作を説明するための入出力特性を示す図、第１３図は、
従来の映像信号処理回路の他の構成例を示すブロック構
成図である。 図において、１，１０１は増幅型固体撮像素子、２．１
０２はＡ／Ｄ変換器、３は遅延器、４はＦＰＮ蓄積メモ
リ、５．１１２．１１４は加算器、６，１０４は減算器
、７は巡回加算制御回路、８は除電器、９は制御信号発
生回路、１０は時間軸変換メモリ、１０３、１１１．１
１３はフレームメモリを示す。 特許出願人　オリンパス光学工業株式会社代理人弁理士
　　最　　上　　健　　治、７７．π７１．５皓・−１
７ ｔｊ　−、；、Ｖ 第３図　　　　第４図 第５図 ±ニジー２国　　　　国　　　　關 第１０図 第１２図 第１３図

Claims (1)

1. 【特許請求の範囲】 １、１フィールド期間にｍ回のデータ読み出しが可能で
   、素子固有の固定パターンノイズをもつ増幅型固体撮像
   素子と、該固体撮像素子の信号データを遅延する遅延手
   段と、前記固体撮像素子の信号データと前記遅延手段の
   遅延データとを加算する加算器と、前記遅延手段からの
   遅延データの加算を制御する制御回路とからなる巡回型
   のｎ回加算回路と、前記固体撮像素子の固定パターンノ
   イズデータを蓄積するメモリと、該メモリから出力され
   る固定パターンノイズデータを前記ｎ回加算回路の加算
   データから減算する減算器とを備えたビデオカメラシス
   テムにおける映像信号処理方式において、前記固定パタ
   ーンノイズ蓄積メモリに蓄積する固定パターンノイズデ
   ータは、ｘ回の加算を行った固定パターンノイズデータ
   とし、前記固定パターンノイズデータの加算回数ｘの最
   小値を、前記ｎ回加算回路による信号データの加算回数
   ｎの値に対して、ｘ＝ｎの関係を満たすように設定する
   ことを特徴とする映像信号処理方式。 ２、前記固体撮像素子の１フィールドの読み出し回数ｍ
   を露光時間に応じて変化させ、該読み出し回数ｍに応じ
   て前記加算回数ｎを変化させ、前記固定パターンノイズ
   データの加算回数ｘの最小値を、ｘ＝ｎ＝（ｍ−１）と
   することを特徴とする請求項１記載の映像信号処理方式
   。 ３、前記固定パターンノイズデータのｘ回の加算を、前
   記巡回型のｎ回加算回路を用いて行うことを特徴とする
   請求項１又は２記載の映像信号処理方式。