JPH041586B2 - - Google Patents

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JPH041586B2
JPH041586B2 JP61299137A JP29913786A JPH041586B2 JP H041586 B2 JPH041586 B2 JP H041586B2 JP 61299137 A JP61299137 A JP 61299137A JP 29913786 A JP29913786 A JP 29913786A JP H041586 B2 JPH041586 B2 JP H041586B2
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capacitor
fet
switch element
power supply
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Koichi Morita
Hiroshi Usui
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスイツチ素子をオン・オフ動作させて
調整された電圧を負荷に供給するためのチヨツパ
型直流電源装置に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a chopper type DC power supply device for supplying a regulated voltage to a load by turning on/off a switch element.

〔従来の技術とその問題点〕[Conventional technology and its problems]

代表的な従来のチヨツパ型電源装置は、直流電
源と負荷との間に接続されたスイツチングトラン
ジスタと、このスイツチングトランジスタと負荷
との間に接続された平滑回路と、出力電圧検出回
路と、出力検出電圧と基準電圧とを比較する誤差
増幅器と、三角波発生器と、三角波と誤差出力と
を比較してPWMパルスを形成するコンパレータ
と、このコンパレータとスイツチングトランジス
タとの間に接続された駆動回路とから成る。この
PWMタイプのチヨツパ型電源装置は、スイツチ
ングトランジスタを一定周波数で安定的にオン・
オフ動作させることができるという長所を有する
反面、三角波発生器、コンパレータ、及び駆動回
路が必要になるため、このコストが高くなるとい
う欠点を有する。
A typical conventional chopper type power supply device includes a switching transistor connected between a DC power source and a load, a smoothing circuit connected between the switching transistor and the load, an output voltage detection circuit, An error amplifier that compares the output detection voltage and the reference voltage, a triangular wave generator, a comparator that compares the triangular wave and the error output to form a PWM pulse, and a drive connected between the comparator and the switching transistor. It consists of a circuit. this
A PWM type power supply device stably turns on and off a switching transistor at a constant frequency.
Although it has the advantage of being able to be turned off, it has the disadvantage of increasing cost because it requires a triangular wave generator, a comparator, and a driving circuit.

別の代表的なチヨツパ型電源装置は、例えば特
開昭48−2016号公報に開示されているように、直
流電源と負荷との間にスイツチングトランジスタ
とリアクトルとを接続し、リアクトルに正帰還用
の駆動巻線を電磁結合させ、この駆動巻線によつ
てスイツチングトランジスタをオン・オフ制御す
るように構成されている。この正帰還タイプのチ
ヨツパ型電源装置では、スイツチングトランジス
タのコレクタ電流をIC、ベース電流をIB、電流増
幅率をhFEとした場合、コレクタ電流ICが零から
徐々に増大し、IC=IB×hFEになつた時にスイツチ
ングトランジスタのターン・オフが生じる。出力
電圧の調整は、ベース電流IBの大きさを変化させ
ることによつて行われる。例えば、ベース電流を
減少させると、スイツチングトランジスタのオン
時間幅が小さくなり、出力電圧が低下する。
Another typical chopper type power supply device, as disclosed in Japanese Patent Laid-Open No. 48-2016, connects a switching transistor and a reactor between a DC power supply and a load, and provides positive feedback to the reactor. The driving windings for the transistors are electromagnetically coupled, and the switching transistors are controlled to be turned on and off by the driving windings. In this positive feedback type chopper type power supply device, when the collector current of the switching transistor is I C , the base current is I B , and the current amplification factor is h FE , the collector current I C gradually increases from zero, and I When C = I B × h FE , the switching transistor turns off. The output voltage is adjusted by changing the magnitude of the base current I B . For example, when the base current is reduced, the on-time width of the switching transistor becomes smaller, and the output voltage decreases.

ところで、ベース電流の調整は、駆動巻線から
スイツチングトランジスタに供給するベース電流
の一部をバイパスさせることによつて行う。従つ
て、バイパスされた電流は電力損失を生じさせ
た。更に正帰還タイプのチヨツパ型電源装置にお
いては、負荷の要求電力が小さい場合(軽負荷
時)には、スイツチングトランジスタのオン時間
幅及びオフ時間幅の両方が小さくなり、スイツチ
ングトランジスタのオン・オフ繰返し周波数が高
くなる。この結果、単位時間当りのスイツチング
トランジスタのターン・オン及びターン・オフの
回数が多くなり、全電力損失に対するスイツチン
グに基づく電力損失の割合が大きくなる。また、
従来の正帰還型チヨツパ回路ではスイツチングト
ランジスタを流れる電流波形が零から徐々に立上
る三角波となるため、出力電圧のリツプルが大き
くなり、且つ単一のスイツチングトランジスタに
よつて大きな電力供給を行うことができない。
Incidentally, the base current is adjusted by bypassing a portion of the base current supplied from the drive winding to the switching transistor. Therefore, the bypassed current caused power loss. Furthermore, in a positive feedback type chopper type power supply device, when the required power of the load is small (during light load), both the on time width and the off time width of the switching transistor become small, and the on/off time of the switching transistor decreases. Off-repetition frequency increases. As a result, the number of times the switching transistor is turned on and off per unit time increases, and the ratio of power loss due to switching to the total power loss increases. Also,
In conventional positive feedback chopper circuits, the waveform of the current flowing through the switching transistor is a triangular wave that gradually rises from zero, resulting in a large ripple in the output voltage and a large amount of power being supplied by a single switching transistor. I can't.

そこで、本発明の目的は、回路構成が単純であ
り、且つ比較的大きな電力を供給することができ
るチヨツパ型直流電源装置を提供することにあ
る。
SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a chopper type DC power supply device that has a simple circuit configuration and can supply a relatively large amount of power.

〔問題点を解決するための手段〕[Means for solving problems]

上記問題点を解決し、上記目的を達成するため
の本発明は、直流電源と、前記直流電源の一端と
他端との間に負荷を介して又は介さないで接続さ
れたスイツチ素子と、前記スイツチ素子に直列に
接続されたリアクトルと、前記スイツチ素子をオ
ン・オフ制御する制御回路と、前記スイツチ素子
と前記リアクトルとの直列回路に基づいて得られ
る出力を平滑して負荷に供給するための平滑手段
とから成るチヨツパ型直流電源装置において、前
記制御回路が、前記リアクトルに電磁結合され且
つ前記スイツチ素子を正帰還駆動するように前記
スイツチ素子に接続された駆動巻線と、充電電圧
によつて前記スイツチ素子をオンにすることがで
きるように前記駆動巻線に直列に接続されたコン
デンサと、前記直流電源と前記コンデンサとの間
に接続されており、且つ前記スイツチ素子をオン
にすることができる電圧レベルまで前記コンデン
サを時定数を有して充電するための抵抗を有して
いる充電回路と、前記スイツチ素子をオン状態か
らオフ状態に転換させるためのオフ制御回路と、
前記負荷に供給する電圧を検出するための電圧検
出手段と、基準電圧源と、前記電圧検出手段と前
記基準電圧源とに接続され、前記電圧検出手段か
ら得られる検出電圧と前記基準電圧源から得られ
る基準電圧との差に対応する信号を出力し、この
出力によつて前記コンデンサの充電電流又は前記
オフ制御回路によつて前記スイツチ素子をオン状
態からオフ状態への転換させる時点を制御する回
路とを備えていることを特徴とするチヨツパ型直
流電源装置に係わるものである。
In order to solve the above problems and achieve the above objects, the present invention includes a DC power supply, a switch element connected between one end and the other end of the DC power supply with or without a load; a reactor connected in series to the switch element; a control circuit for controlling on/off of the switch element; and a control circuit for smoothing the output obtained based on the series circuit of the switch element and the reactor and supplying the smoothed output to the load. In the chopper type DC power supply device comprising a smoothing means, the control circuit includes a drive winding that is electromagnetically coupled to the reactor and connected to the switch element so as to drive the switch element by positive feedback, and a charging voltage. a capacitor connected in series with the drive winding so as to be able to turn on the switch element; and a capacitor connected between the DC power supply and the capacitor, and to turn on the switch element. a charging circuit having a resistor for charging the capacitor with a time constant to a voltage level that allows the switching element to switch from an on state to an off state;
a voltage detection means for detecting the voltage supplied to the load; a reference voltage source; and a voltage detection means connected to the voltage detection means and the reference voltage source; A signal corresponding to the difference from the obtained reference voltage is output, and this output controls the charging current of the capacitor or the point at which the switch element is switched from the on state to the off state by the off control circuit. The present invention relates to a chopper type DC power supply device characterized by comprising a circuit.

〔作用〕[Effect]

上記発明のコンデンサが所定電圧レベルまで充
電されると、スイツチ素子は強制的にオフ状態か
らオン状態に急速に転換し、スイツチ素子はコン
デンサの電圧と駆動巻線の電圧の和で駆動され、
スイツチ素子のオン開始時点直後から比較的大き
な電流がリアクトルに流れる。従つて、本発明の
回路は負荷に対する電力供給能力が大きい。
When the capacitor of the above invention is charged to a predetermined voltage level, the switch element is forced to quickly switch from the OFF state to the ON state, and the switch element is driven by the sum of the voltage of the capacitor and the voltage of the drive winding,
A relatively large current flows into the reactor immediately after the switch element starts to turn on. Therefore, the circuit of the present invention has a large ability to supply power to a load.

〔第1の実施例〕 第1図は本発明に従う第1の実施例のチヨツパ
型直流安定化電源装置を示す。直流電源1の一端
と負荷2の一端との間に、電流検出抵抗3、Pチ
ヤネルMOS型電界効果トランジスタ即ちFET
4、及びリアクトル5が順次に直列接続されてい
る。直流電源1の他端と負荷2の他端とは共通ラ
イン6によつて接続されている。直流電源1は商
用交流電源に接続された整流平滑回路から成り、
変動の可能性のある電圧を供給する。
[First Embodiment] FIG. 1 shows a chopper type DC stabilized power supply device according to a first embodiment of the present invention. A current detection resistor 3 and a P-channel MOS field effect transistor (FET) are connected between one end of the DC power supply 1 and one end of the load 2.
4 and reactor 5 are sequentially connected in series. The other end of the DC power supply 1 and the other end of the load 2 are connected by a common line 6. The DC power supply 1 consists of a rectifying and smoothing circuit connected to a commercial AC power supply,
Supply voltage that can fluctuate.

FET4は、ソースS、ドレインD、ゲートG
を有し、ソースSが電流検出抵抗3に、ドレイン
Dがリアクトル5に接続されている。このFET
4は、ゲートGにスレツシホールド電圧を越える
負の電圧が印加された時にオン状態になるPチヤ
ネル・エンハンスメント型に構成されている。
FET4 has source S, drain D, gate G
The source S is connected to the current detection resistor 3 and the drain D is connected to the reactor 5. This FET
4 is configured as a P-channel enhancement type that turns on when a negative voltage exceeding a threshold voltage is applied to the gate G.

リアクトル5の入力側端子と共通ライン6との
間に整流用ダイオード7が接続され、リアクトル
5の出力側端子と共通ライン6との間に平滑用コ
ンデンサ8が接続されている。
A rectifying diode 7 is connected between the input side terminal of the reactor 5 and the common line 6, and a smoothing capacitor 8 is connected between the output side terminal of the reactor 5 and the common line 6.

FET4のオン・オフ制御回路を構成するため
にFET4のソースとゲートとの間に接続された
駆動巻線9は、リアクトル5に電磁結合されてい
る。この駆動巻線9は、FET4を正帰還駆動す
るために設けたものであつて、破線で示すように
リアクトル5に電磁結合されている。
A drive winding 9 connected between the source and gate of the FET 4 to constitute an on/off control circuit for the FET 4 is electromagnetically coupled to the reactor 5 . This drive winding 9 is provided to drive the FET 4 by positive feedback, and is electromagnetically coupled to the reactor 5 as shown by the broken line.

FET4のゲートとソースとの間において、巻
線9に直列に接続された第1のコンデンサ10
は、FET4のオフ状態からオン状態への転換時
点を決定するためのものである。第1のコンデン
サ10を所定の充電時定数を有して充電するため
の抵抗11は、第1のコンデンサ10と共通ライ
ン6との間に接続されている。
A first capacitor 10 connected in series to the winding 9 between the gate and source of the FET 4.
is for determining the point at which the FET 4 changes from the OFF state to the ON state. A resistor 11 for charging the first capacitor 10 with a predetermined charging time constant is connected between the first capacitor 10 and the common line 6.

FET4をオン状態からオフ状態に転換制御す
るために、電流検出抵抗3の電源側端子とゲート
Gとの間に、逆流阻止用ダイオード12を介して
トランジスタ13が接続されている。トランジス
タ13のベースにバイアス電圧を与える抵抗14
が電流検出用抵抗3のFET側端子とトランジス
タ13のベースとの間に接続されている。このバ
イアス用抵抗14に並列にリツプ電圧除去用の第
2のコンデンサ15が接続されている。
A transistor 13 is connected between the power supply side terminal of the current detection resistor 3 and the gate G via a reverse current blocking diode 12 in order to control the switching of the FET 4 from the on state to the off state. A resistor 14 that provides a bias voltage to the base of the transistor 13
is connected between the FET side terminal of the current detection resistor 3 and the base of the transistor 13. A second capacitor 15 for removing rip voltage is connected in parallel to this bias resistor 14.

バイアス用抵抗14の両端間電圧V3を負荷電
圧(出力電圧)に基づいて制御するために、電圧
検出抵抗16,17、基準電圧源18、誤差増幅
器19が設けられている。2つの電圧検出抵抗1
6,17は、負荷電圧を分割して検出するため
に、出力ライン20と共通ライン6との間に接続
されている。誤差増幅器19の一方の入力端子は
2つの抵抗16,17の電圧分割点に接続され、
他方の入力端子は基準電圧源18に接続され、出
力端子は抵抗14の一端に接続されている。この
結果、抵抗14は、直流電源1の一端と誤差増幅
器18の出力端子との間に電流検出用抵抗3を介
して接続されている。
In order to control the voltage V 3 across the bias resistor 14 based on the load voltage (output voltage), voltage detection resistors 16 and 17, a reference voltage source 18, and an error amplifier 19 are provided. Two voltage detection resistors 1
6 and 17 are connected between the output line 20 and the common line 6 in order to divide and detect the load voltage. One input terminal of the error amplifier 19 is connected to the voltage dividing point of the two resistors 16 and 17,
The other input terminal is connected to a reference voltage source 18, and the output terminal is connected to one end of the resistor 14. As a result, the resistor 14 is connected between one end of the DC power supply 1 and the output terminal of the error amplifier 18 via the current detection resistor 3.

(動作) 直流電源1による電力供給が開始されると、直
流電源1、電流検出用抵抗3、巻線9、第1のコ
ンデンサ10、及び抵抗11から成る閉回路で第
1のコンデンサ10の充電が開始する。第1のコ
ンデンサ10の充電が所定時定数に従つて進み、
この電圧V1がFET4のスレツシホールド電圧Vth
に達すると、FET4がオフ状態からオン状態に
転換する。第2図には、FET4が起動後におい
てオン・オフ動作をしている状態が示されている
が、起動時の動作も実質的に同一であり、起動時
のFET4のオフ状態からオン状態への転換も、
第2図Cのt1時点におけるゲート・ソース間電圧
VGSとスレツシホールド電圧Vthとの関係と同一の
原理で行われる。FET4が第2図の例えばt1時点
でオン状態に転換すると、コンデンサ10の電圧
と駆動巻線9の電圧との和でFET4が駆動され
るため、FET4のドレイン電流IDが第2図Bに示
す如く最初から比較的大きなレベルで流れ始め、
傾斜を有して増大する。このドレイン電流IDはリ
アクトル5を通つて平滑用コンデンサ8及び負荷
2に流れる。FET4のオン期間には電源電圧Va
と出力ライン20の電圧との差にほぼ等しい電圧
がリアクトル5に加わる。駆動巻線9はリアクト
ル5に電磁結合されているので、両者の巻数比に
対応した電圧が駆動巻線9に得られる。FET4
のオン期間に駆動巻線9に得られる電圧V2の向
きは、ソースS側で高く、ゲートG側で低くなる
ように決定されているので、PチヤネルMOS−
FET4をオン駆動する向きである。従つて、
FET4のオン状態は、駆動巻線9に得られる正
帰還電圧V2によつて維持される。FET4のオン
期間t1〜t2においては、ソース・ドレイン間電圧
がVDSが第2図Aに示す如くほぼ零になる。FET
4に直列にインダクタンスを含むリアクトル5が
接続されているため、ドレイン電流IDは第2図B
に示す如く時間と共に増大する。この結果、電流
検出抵抗3の両端電圧V4も第2図Bのドレイン
電流IDに比較して、オン期間(t1〜t2)に時間と
共に増大する。
(Operation) When the DC power supply 1 starts supplying power, the first capacitor 10 is charged in a closed circuit consisting of the DC power supply 1, the current detection resistor 3, the winding 9, the first capacitor 10, and the resistor 11. starts. Charging of the first capacitor 10 proceeds according to a predetermined time constant,
This voltage V 1 is the threshold voltage V th of FET4
When it reaches , FET 4 changes from the off state to the on state. Figure 2 shows the state in which FET 4 is in on-off operation after startup, but the operation at startup is virtually the same, and the FET 4 changes from the OFF state to the ON state at startup. The transformation of
Gate-source voltage at time t 1 in Figure 2 C
This is done based on the same principle as the relationship between V GS and threshold voltage V th . When FET4 is turned on at, for example, time t1 in FIG. 2, FET4 is driven by the sum of the voltage of capacitor 10 and the voltage of drive winding 9, so that the drain current I D of FET4 increases as shown in FIG. As shown in the figure, it started flowing at a relatively large level from the beginning,
It increases with a slope. This drain current ID flows through the reactor 5 to the smoothing capacitor 8 and the load 2. During the ON period of FET4, the power supply voltage V a
A voltage approximately equal to the difference between the voltage of the output line 20 and the voltage of the output line 20 is applied to the reactor 5. Since the drive winding 9 is electromagnetically coupled to the reactor 5, a voltage corresponding to the turns ratio between the two is obtained in the drive winding 9. FET4
The direction of the voltage V2 obtained in the drive winding 9 during the on-period of is determined so that it is high on the source S side and low on the gate G side, so the P channel MOS-
This direction is for turning on FET4. Therefore,
The ON state of the FET 4 is maintained by the positive feedback voltage V 2 obtained in the drive winding 9. During the ON period t1 to t2 of the FET 4, the source-drain voltage VDS becomes almost zero as shown in FIG. 2A. FET
Since a reactor 5 including an inductance is connected in series with 4, the drain current I D is as shown in Fig. 2B.
As shown in Figure 2, it increases with time. As a result, the voltage V 4 across the current detection resistor 3 also increases with time during the on period (t 1 to t 2 ) compared to the drain current ID in FIG. 2B.

一方、バイアス用抵抗14の両端電圧V3は、
電源1の電圧Vaと誤差増幅器19の出力電圧Vb
との差の値(Va−Vb)を電流検出抵抗3とバイ
アス用抵抗14とで分割した値である。負荷2に
供給される出力電圧は通常は急激に変化しないの
で、抵抗14の両端電圧V3は直流的(平坦)な
値である。トランジスタ13のベースとエミツタ
との間には、バイアス用抵抗14と電流検出抵抗
3との直列回路が接続されているために、第2図
Hに示すバイアス電圧V3と電流検出電圧V4との
和(V3+V4)がトランジスタ13のベース・エ
ミツタ間に加わる。トランジスタ13のベース・
エミツタ間電圧VBEがドレイン電流IDの増大に対
応して徐々に高くなり、第2図Hに示す如くt2
このスレツシホールド電圧(約0.6V)に達する
と、トランジスタ13がオン状態になる。この結
果、FET4のソース・ゲート間が電流検出抵抗
3とトランジスタ13と、ダイオード12とから
成る回路で短絡され、FET4のオン状態を維持
することが不可能になり、FET4はオン状態か
らオフ状態に転換する。
On the other hand, the voltage V 3 across the bias resistor 14 is
Voltage Va of power supply 1 and output voltage Vb of error amplifier 19
This is the value obtained by dividing the value of the difference (Va−Vb) between the current detection resistor 3 and the bias resistor 14. Since the output voltage supplied to the load 2 usually does not change rapidly, the voltage V 3 across the resistor 14 is a direct current (flat) value. Since a series circuit consisting of a bias resistor 14 and a current detection resistor 3 is connected between the base and emitter of the transistor 13, the bias voltage V 3 and current detection voltage V 4 shown in FIG. The sum (V 3 +V 4 ) is applied between the base and emitter of the transistor 13. Base of transistor 13
The emitter voltage V BE gradually increases in response to the increase in the drain current ID , and when it reaches this threshold voltage (approximately 0.6 V) at t 2 as shown in FIG. 2H, the transistor 13 turns on. become. As a result, the source and gate of FET4 are short-circuited through a circuit consisting of current detection resistor 3, transistor 13, and diode 12, making it impossible to maintain FET4 in the on state, and FET4 changes from on state to off state. Convert to

FET4のオフ期間(t2〜t4)では、リアクトル
5に蓄積されているエネルギーが、リアクトル
5、負荷2及び/又はコンデンサ8、ダイオード
7から成る閉回路で放出される。この時、ダイオ
ード7がオン状態になり、ここに第2図Dに示す
如く電流IFが流れる。リアクトル5の出力電流IL
は、第2図Bに示すFET4のオン期間(t1〜t2
の電流IDと第2図Dに示すオフ期間(t2〜t4)の
電流IFとの合成となり、第2図Eに示す如く平滑
された状態に流れる。
During the off period ( t2 to t4 ) of the FET 4, the energy stored in the reactor 5 is released in a closed circuit consisting of the reactor 5, the load 2 and/or the capacitor 8, and the diode 7. At this time, the diode 7 is turned on, and a current I F flows therein as shown in FIG. 2D. Output current I L of reactor 5
is the ON period (t 1 to t 2 ) of FET 4 shown in Figure 2B.
The current I D is combined with the current I F during the off period (t 2 to t 4 ) shown in FIG. 2D, and flows in a smoothed state as shown in FIG. 2E.

t2時点でFET4がオフ状態に転換すると、ドレ
イン電流IDが実質的に零になるので、電流検出電
圧V4でトランジスタ13のオンを維持すること
が不可能となり、トランジスタ13でFET4の
オフ制御を継続するとは不可能になる。しかし、
駆動巻線9の電圧V2の向きがオン期間と逆にな
るために、FET4がすぐにオンに戻ることはな
く、FET4のオフ状態が維持される。
When FET4 turns off at time t2 , the drain current I D becomes substantially zero, so it becomes impossible to keep transistor 13 on with current detection voltage V4 , and transistor 13 turns off FET4. It becomes impossible to maintain control. but,
Since the direction of the voltage V 2 of the drive winding 9 is opposite to that during the on period, the FET 4 does not turn on immediately, and the off state of the FET 4 is maintained.

FET4のオフ期間(t2〜t4)においては、第1
のコンデンサ10が電源1の電圧Vaと駆動巻線
9の電圧V2との和に基づいて充電される。第1
のコンデンサ10に対して充電抵抗11と電流検
出抵抗3とが直列接続されているため、これ等の
抵抗値Rとコンデンサ10の容量Cとで決まる時
定数でコンデンサ10の充電が第2図Fに示す如
く進む。コンデンサ10の充電が進み、V1+V2
(V1とは逆極)がFET4のスレツシホールド電圧
Vthを横切ると、FET4は再びオン状態になる。
これにより、FET4が自動的に断続動作する。
During the off period (t 2 to t 4 ) of FET4, the first
The capacitor 10 is charged based on the sum of the voltage Va of the power supply 1 and the voltage V 2 of the drive winding 9. 1st
Since the charging resistor 11 and the current detection resistor 3 are connected in series to the capacitor 10, the capacitor 10 is charged as shown in FIG. Proceed as shown. Charging of the capacitor 10 progresses, and V 1 +V 2
(opposite polarity to V 1 ) is the threshold voltage of FET4
When V th is crossed, FET 4 is turned on again.
As a result, the FET 4 automatically operates intermittently.

コンデンサ10の電圧V1の変化を更に詳しく
説明すると次の通りである。t2〜t3の区間では、
電源1の電圧Vaと第2図Gに示す巻線電圧V2
の和の電圧に基づいてコンデンサ10が充電され
る。このt2〜t3期間ではコンデンサ10の電圧V1
の極性はソース側が負、ゲート側が正である。t3
時点になると、コンデンサ10の電圧V1は零ボ
ルトになる。t3〜t4期間ではコンデンサ10が正
極に充電され、ソース側が正、ゲート側が負とな
り、FET4をオン駆動することができる向きの
電圧となる。t3〜t4期間の巻線電圧V2は、ゲート
側が正となる極性を有しているため、正極のコン
デンサ電圧V1が逆極の巻線電圧V2を打ち消した
後にスレツシホールド電圧Vthに達する。V1+V2
から成るゲート・ソース間電圧VGSがt4時点でス
レツシホールド電圧Vthに達し、FET4がオン状
態に転換すると、第2図Gに示す如く巻線電圧
V2の向きが逆になり、FET4が正帰還駆動され
る。
A more detailed explanation of the change in the voltage V 1 of the capacitor 10 is as follows. In the interval from t 2 to t 3 ,
The capacitor 10 is charged based on the sum of the voltage Va of the power supply 1 and the winding voltage V 2 shown in FIG. 2G. During this t 2 to t 3 period, the voltage of the capacitor 10 V 1
The polarity of is negative on the source side and positive on the gate side. t 3
At that point, the voltage V 1 across capacitor 10 is zero volts. During the period t3 to t4 , the capacitor 10 is charged to the positive polarity, the source side becomes positive, the gate side becomes negative, and the voltage becomes such that the FET 4 can be turned on. Since the winding voltage V 2 during the period t 3 to t 4 has a positive polarity on the gate side, the threshold voltage is reached after the positive capacitor voltage V 1 cancels the opposite winding voltage V 2 . Reach V th . V 1 +V 2
When the gate-source voltage V GS consisting of V GS reaches the threshold voltage V th at time t 4 and FET 4 turns on, the winding voltage increases as shown in
The direction of V 2 is reversed, and FET 4 is driven by positive feedback.

t4時点で巻線9に正方向電圧が発生すると、巻
線9とFET4のソース・ゲート間容量とコンデ
ンサ10とから成る閉回路で、コンデンサ10が
逆方向に充電され、第2図Fに示す如く逆極性電
圧になる。コンデンサ10の逆充電の閉回路中の
抵抗は極めて小さいので、逆充電動作が迅速に行
われる。従つて、第2図Fではt1,t4の過渡期間
は垂直方向に延びる一本の線で電圧変化が近似的
に示されている。
When a positive voltage is generated in the winding 9 at time t 4 , the capacitor 10 is charged in the reverse direction in the closed circuit consisting of the winding 9, the source-gate capacitance of the FET 4, and the capacitor 10, and the voltage shown in FIG. As shown, the voltage becomes reverse polarity. Since the resistance in the reverse charging closed circuit of the capacitor 10 is extremely small, the reverse charging operation is performed quickly. Therefore, in FIG. 2F, the voltage change during the transient periods t 1 and t 4 is approximately shown by a single line extending in the vertical direction.

t5時点でFET4がオンからオフに転換すると、
巻線9に第2図Gに示す如く逆方向電圧(コンデ
ンサ10を正方向充電する電圧)が発生する。ま
たこの時、トランジスタ13がコンデンサ10か
ら成る閉回路が形成され、巻線9の電圧でコンデ
ンサ10が急激に充電され、この電圧が急激に高
くなる。トランジスタ13は短時間オン状態にな
るのみであるから第2図ではこの時間幅が省略さ
れている。
When FET4 switches from on to off at t 5 ,
A reverse voltage (a voltage that charges the capacitor 10 in the positive direction) is generated in the winding 9 as shown in FIG. 2G. Also, at this time, a closed circuit is formed in which the transistor 13 and the capacitor 10 are formed, and the capacitor 10 is rapidly charged by the voltage of the winding 9, and this voltage increases rapidly. Since the transistor 13 is only in the ON state for a short time, this time width is omitted in FIG.

トランジスタ13がオフになつた後のt5〜t6
間では、電源電圧Vaと巻線電圧V2とによつてコ
ンデンサ10が充電される。このt5〜t6期間の充
電は、抵抗11を含む閉回路で行れるので、コン
デンサ電圧V1は傾斜を有して増大する。
During the period t5 to t6 after the transistor 13 is turned off, the capacitor 10 is charged by the power supply voltage Va and the winding voltage V2 . Charging during this period t 5 to t 6 can be performed in a closed circuit including the resistor 11, so the capacitor voltage V 1 increases with a slope.

(定電圧制御動作) 出力ライン20と共通ライン6との間の電圧は
抵抗16,17で分割されて誤差増幅器19の入
力となる。誤差増幅器19は出力検出電圧と基準
電圧源18の電圧との差に対応した出力を発生す
る。この例では基準電圧源18が誤差増幅器19
の非反転入力端子に接続されているので、出力検
出電圧が高くなると、誤差増幅器19の出力電圧
Vbも低くなる。抵抗14の両端電圧V3は、誤差
増幅器19の出力電圧Vbと電源電圧Vaとの差の
値Va−Vbを抵抗13,14で分割したものであ
るから、誤差出力電圧Vbに追従して変化する。
従つて、抵抗14は可変バイアス電圧源として機
能する。
(Constant Voltage Control Operation) The voltage between the output line 20 and the common line 6 is divided by the resistors 16 and 17 and becomes an input to the error amplifier 19. Error amplifier 19 generates an output corresponding to the difference between the output detection voltage and the voltage of reference voltage source 18. In this example, the reference voltage source 18 is connected to the error amplifier 19.
Since it is connected to the non-inverting input terminal of the error amplifier 19, when the output detection voltage increases, the output voltage of the error amplifier 19 increases.
Vb also becomes lower. Since the voltage V 3 across the resistor 14 is obtained by dividing the difference Va - Vb between the output voltage Vb of the error amplifier 19 and the power supply voltage Va by the resistors 13 and 14, it changes in accordance with the error output voltage Vb. do.
Therefore, resistor 14 functions as a variable bias voltage source.

FET4がオンからオフに転換する時点は、抵
抗3の電流検出電圧V4と抵抗14のバイアス電
圧V3とに依存して変化する。第3図のt1〜t2期間
は、入力電圧(電源電圧Va)が低い場合、t2〜t3
期間は入力電圧が高い場合、t3〜t4の期間はドレ
イン電流(負荷電流)が大の場合、t4〜t5の期間
はドレイン電流が小の場合の各部の波形を示す。
t1〜t2の入力電圧が低い場合には、オン開始時の
ドレイン電流ID及び電流検出電圧V4も小になるの
で、第3図Dに示す如くVBEが0.6Vに達するまで
に比較的長い時間がかかり、オン時間幅が長くな
る。
The point at which the FET 4 turns from on to off changes depending on the current detection voltage V 4 of the resistor 3 and the bias voltage V 3 of the resistor 14 . In the period t 1 to t 2 in Fig. 3, when the input voltage (power supply voltage Va) is low, the period t 2 to t 3
The period shows the waveforms of each part when the input voltage is high, the period from t 3 to t 4 when the drain current (load current) is large, and the period from t 4 to t 5 when the drain current is small.
If the input voltage between t 1 and t 2 is low, the drain current ID and current detection voltage V 4 at the time of turning on will also be small, so that by the time V BE reaches 0.6V as shown in Figure 3D, It takes a relatively long time and the on-time width becomes long.

t2〜t3の入力電圧が高い場合には、オン開始時
の電流検出電圧V4が△Vだけ高くなるので、VBE
が0.6Vに達するまでの時間が短かくなり、オン
時間幅が短かくなる。
When the input voltage between t 2 and t 3 is high, the current detection voltage V 4 at the time of turning on increases by △V, so V BE
The time it takes for the voltage to reach 0.6V becomes shorter, and the on-time width becomes shorter.

t3〜t4のドレイン電流IDが大の場合には、出力
ライン20の電圧が低下する傾向となり、誤差出
力電圧Vbは逆に高くなる。このため、抵抗14
の電圧V3が低くなる。従つて、ドレイン電流ID
大きくても、トランジスタ13のVBEが0.6Vに達
するまでの時間が長くなり、必要なオン時間幅が
得られる、出力電圧が所望値に戻される。
When the drain current ID between t3 and t4 is large, the voltage of the output line 20 tends to decrease, and the error output voltage Vb conversely increases. For this reason, the resistor 14
The voltage V3 becomes lower. Therefore, even if the drain current I D is large, it takes a long time for V BE of the transistor 13 to reach 0.6V, and the necessary on-time width is obtained and the output voltage is returned to the desired value.

t4〜t5のドレイン電流が小の場合には、出力電
圧が高くなる傾向になり、誤差出力電圧Vbが低
くなり、抵抗14の電圧V3が高くなる。このた
め、ドレイン電流IDの振幅が小さくても、第3図
Dに示す如く比較的早くVBEが0.6Vに達し、出力
電圧を所望値に戻す。
When the drain current between t4 and t5 is small, the output voltage tends to increase, the error output voltage Vb decreases, and the voltage V3 across the resistor 14 increases. Therefore, even if the amplitude of the drain current ID is small, V BE reaches 0.6V relatively quickly as shown in FIG. 3D, and the output voltage returns to the desired value.

上述から明らかな如く、第1図のチヨツパ型直
流電源装置は次の利点を有する。
As is clear from the above description, the chopper type DC power supply device shown in FIG. 1 has the following advantages.

(1) FET4のオフ状態からオン状態への転換時
点は第1のコンデンサ10の充電電圧V1によ
つて決定され、オン状態からオフ状態への転換
時点はバイアス電圧V3と電流検出電圧V4との
和によつて決定される。従つて、FET4のオ
ン・オフ周期が入力電圧の変動及び負荷電流の
変動に応じて大幅に変化しない。負荷電流が小
さい時に、FET4の単位時間当りのスイツチ
ング回数が少なくなると、チヨツパ型電源回路
の全電力損失に対するFET4のスイツチング
に基づく電力損失の割合が小さくなる。
(1) The point at which the FET 4 changes from the off state to the on state is determined by the charging voltage V 1 of the first capacitor 10, and the point at which the FET 4 changes from the on state to the off state is determined by the bias voltage V 3 and the current detection voltage V Determined by the sum with 4 . Therefore, the on/off period of the FET 4 does not change significantly in response to input voltage fluctuations and load current fluctuations. When the load current is small, when the number of times FET 4 is switched per unit time is reduced, the ratio of power loss due to switching of FET 4 to the total power loss of the chopper type power supply circuit becomes smaller.

(2) トランジスタ14は、FET4がオン状態か
らオフ状態に転換する時に、瞬間的にオン状態
になり、その他の期間はオフ状態であるので、
トランジスタ14における電力損失が少ない。
(2) The transistor 14 momentarily turns on when the FET 4 changes from the on state to the off state, and remains off during the rest of the period.
Power loss in transistor 14 is small.

(3) 三角波発振器、及び電圧コンパレータが使用
されていないので、回路構成が簡単になつてい
る。
(3) The circuit configuration is simple because a triangular wave oscillator and voltage comparator are not used.

(4) FET4をオンからオフに制御するための抵
抗3を含む回路でFET4の過電流保護も行う
ことができる。
(4) Overcurrent protection for FET 4 can also be performed with a circuit including resistor 3 for controlling FET 4 from on to off.

(5) FET4のオン開始時点から比較的大きなド
レイン電流IDが流れるので、大きな電力を供給
することができ、且つリツプル成分が小さくな
る。
(5) Since a relatively large drain current ID flows from the time when the FET 4 starts to turn on, a large amount of power can be supplied, and the ripple component becomes small.

〔第2の実施例〕 次に、第4図に示す第2の実施例のチヨツパ型
電源装置を説明する。但し、この第4図、後で説
明する第5図〜第18図において、第1図と共通
する部分には同一の符号を付してその説明を省略
する。
[Second Embodiment] Next, a chopper type power supply device according to a second embodiment shown in FIG. 4 will be described. However, in FIG. 4 and FIGS. 5 to 18, which will be explained later, parts common to those in FIG.

第4図のチヨツパ回路の充電用抵抗11は、コ
ンデンサ10の一端とリアクトル5の出力ライン
20との間に接続されている。従つて、コンデン
サ10の充電は、電源1と電流検出抵抗3と巻線
9とコンデンサ10と抵抗11と負荷2から成る
回路で行われる。その他は第1図と同じである。
The charging resistor 11 of the chopper circuit shown in FIG. 4 is connected between one end of the capacitor 10 and the output line 20 of the reactor 5. Therefore, charging of the capacitor 10 is performed by a circuit including the power supply 1, the current detection resistor 3, the winding 9, the capacitor 10, the resistor 11, and the load 2. Other details are the same as in Figure 1.

〔第3の実施例〕 第5図に示す第3の実施例の回路は、第1図の
回路にコンデンサ21とダイオード22,23と
抵抗24とを付加したものである。コンデンサ2
1は巻線9にダイオード22を介して並列に接続
され、FET4のオン時に得られる巻線9の電圧
V2によつて充電される。第1のコンデンサ10
と新たに設けた電源用コンデンサ21との間には
ダイオード22を介して抵抗24が接続されてい
るので、FET4のオフ期間に電源用コンデンサ
21、巻線9、第1のコンデンサ10、ダイオー
ド23、抵抗24から成る閉回路が形成され、電
源用コンデンサ21の電圧の助けを借りてコンデ
ンサ10が充電される。その他は、第1図と同一
である。
[Third Embodiment] The circuit of the third embodiment shown in FIG. 5 is obtained by adding a capacitor 21, diodes 22 and 23, and a resistor 24 to the circuit of FIG. capacitor 2
1 is connected in parallel to the winding 9 via the diode 22, and is the voltage of the winding 9 obtained when FET 4 is turned on.
Charged by V 2 . first capacitor 10
Since a resistor 24 is connected via a diode 22 between the power supply capacitor 21 and the newly installed power supply capacitor 21, the power supply capacitor 21, the winding 9, the first capacitor 10, and the diode 23 are connected during the off period of the FET 4. , a resistor 24 is formed, and the capacitor 10 is charged with the help of the voltage of the power supply capacitor 21. Others are the same as in FIG.

〔第4の実施例〕 第6図に示す第4の実施例では、FET4がn
チヤネル型に、トランジスタ13がnpn型に変え
られている。また、FET4のドレインDが電源
1側に接続されているので、電流検出抵抗3はソ
ースと負荷2との間に接続され、リアクトル5は
電源1とドレインとの間に接続されている。
FET4のソースとゲートとに対するトランジス
タ13、コンデンサ10、巻線9等の接続関係は
第1図と本質的に同一である。なお、充電抵抗1
1は、電源1の正端子とコンデンサ10の一端と
の間に接続されている。
[Fourth Example] In the fourth example shown in FIG.
The transistor 13 is changed to a channel type, and the transistor 13 is changed to an npn type. Further, since the drain D of the FET 4 is connected to the power supply 1 side, the current detection resistor 3 is connected between the source and the load 2, and the reactor 5 is connected between the power supply 1 and the drain.
The connections of the transistor 13, capacitor 10, winding 9, etc. to the source and gate of the FET 4 are essentially the same as in FIG. In addition, charging resistor 1
1 is connected between the positive terminal of power supply 1 and one end of capacitor 10 .

リアクトル5がFET4と電源1との間に接続
されているため、FET4のオフ期間にリアクト
ル5のエネルギーを直接に負荷2に放出するとが
できない。このため、リアクトル5に電磁結合さ
せたエネルギー放出巻線25がダイオード7を介
して負荷2に並列に接続されている。これによ
り、第1図の回路と同様にチヨツパ出力を平滑す
ることが可能になる。この第6図ではFET4が
nチヤネル型であるからコンデンサ10がゲート
側が正となる極性に所定値以上に充電された時
に、FET4がオンに転換する。その他の動作は
本質的に第1図と同一である。
Since the reactor 5 is connected between the FET 4 and the power supply 1, the energy of the reactor 5 cannot be directly released to the load 2 during the off period of the FET 4. For this reason, an energy emitting winding 25 that is electromagnetically coupled to the reactor 5 is connected in parallel to the load 2 via the diode 7. This makes it possible to smooth the chopper output similarly to the circuit shown in FIG. In FIG. 6, since the FET 4 is of an n-channel type, the FET 4 is turned on when the capacitor 10 is charged to a predetermined value or more so that the gate side is positive. Other operations are essentially the same as in FIG.

〔第5の実施例〕 第7図に示す第5の実施例の回路は、第6図の
回路の一部を変更したものであり、電流検出抵抗
3がダイオード7と平滑コンデンサ8との間に移
されている。その他の点は第6図と同質的に同一
である。
[Fifth Embodiment] The circuit of the fifth embodiment shown in FIG. 7 is a partial modification of the circuit shown in FIG. has been moved to. Other points are substantially the same as FIG. 6.

〔第6の実施例〕 第8図に示す第6の実施例の回路は、リアクト
ル5を第1図と同様にFET4と負荷2との間に
接続し、FET4を第6図と同様にnチヤネル型
にしたものである。なお、この第8図では、主電
源1に直列に接続された補助電源26とコンデン
サ10との間に充電抵抗11が接続されている。
[Sixth Embodiment] In the circuit of the sixth embodiment shown in FIG. 8, the reactor 5 is connected between the FET 4 and the load 2 as in FIG. It is a channel type. In FIG. 8, a charging resistor 11 is connected between the auxiliary power source 26 connected in series to the main power source 1 and the capacitor 10.

〔第7の実施例〕 第9図に示す第7の実施例の回路は、第1図の
バイアス用抵抗14の代りにコンデンサ14aを
接続し、第1図のコンデンサ15の所にダイオー
ド15aを接続したものである。この他の回路構
成は、第1図と同一である。
[Seventh Embodiment] In the circuit of the seventh embodiment shown in FIG. 9, a capacitor 14a is connected in place of the bias resistor 14 in FIG. 1, and a diode 15a is connected in place of the capacitor 15 in FIG. It is connected. The other circuit configuration is the same as that in FIG.

第9図の各部の状態を示す第10図から明らか
な如く、第1のコンデンサ10の充電電圧V1
依存したFET4のオン転換動作は、第1図の回
路と同一である。一方、FET4のオフ転換動作
は、第2のコンデンサ14aの充電電圧に依存し
て行われている。第2のコンデンサ14aは、抵
抗27を介して巻線9に並列に接続されているの
で、FET4のオン期間t1〜t2における巻線9の正
方向電圧によつて充電される。また、電源電圧
Vaと誤差電圧Vbとの差の電圧Va−Vbが電流検
出抵抗3を介して第2のコンデンサ14aに加わ
り、これによつても第2のコンデンサ14aが充
電される。第2図のt2〜t4期間(オフ期間)に
は、巻線9に逆方向の電圧が発生するため、第2
のコンデンサ14a電荷は抵抗27を介した逆方
向に充電される。第2のコンデンサ14aに並列
に接続されたダイオード15aはコンデンサ14
a約−0.6Vまで逆充電された時にオン状態にな
り、約0.6Vの順方向電圧降下が得られる。従つ
て、第2のコンデンサ14aの逆方向充電電圧レ
ベルは約−0.6Vに固定される。FET4がオンに
転換して巻線9に正帰還電圧が発生すると、コン
デンサ14aの充電が開始し、充電電圧V3
徐々に高くなる。コンデンサ14aの電圧V3
電流検出電圧V4との和が約0.6Vになると、トラ
ンジスタ13がオン状態に転換し、FET4がオ
フ状態に転換する。
As is clear from FIG. 10, which shows the state of each part in FIG. 9, the ON switching operation of the FET 4 depending on the charging voltage V 1 of the first capacitor 10 is the same as the circuit shown in FIG. 1. On the other hand, the off-conversion operation of the FET 4 is performed depending on the charging voltage of the second capacitor 14a. Since the second capacitor 14a is connected in parallel to the winding 9 via the resistor 27, it is charged by the positive voltage of the winding 9 during the ON period t1 to t2 of the FET 4. Also, the power supply voltage
A voltage Va-Vb, which is the difference between Va and the error voltage Vb, is applied to the second capacitor 14a via the current detection resistor 3, and this also charges the second capacitor 14a. During the period t 2 to t 4 (off period) in FIG. 2, a reverse voltage is generated in the winding 9, so the second
The capacitor 14a is charged in the opposite direction via the resistor 27. The diode 15a connected in parallel to the second capacitor 14a is connected to the capacitor 14.
When it is reverse charged to about -0.6V, it turns on and a forward voltage drop of about 0.6V is obtained. Therefore, the reverse charging voltage level of the second capacitor 14a is fixed at approximately -0.6V. When the FET 4 is turned on and a positive feedback voltage is generated in the winding 9, charging of the capacitor 14a starts and the charging voltage V3 gradually increases. When the sum of the voltage V 3 of the capacitor 14a and the current detection voltage V 4 reaches approximately 0.6V, the transistor 13 is turned on and the FET 4 is turned off.

出力ライン20の電圧が所定値よりも低くなつ
た時には、誤差増幅器19の出力電圧Vbが高く
なり、電源電圧Vaと誤差電圧Vbとに依存した第
2のコンデンサ14aの充電電流が減少し、巻線
電圧V2に基づく充電電流と電源電圧Vaに基づく
充電電流との加算値も低くなり、第10図Hで点
線で示すようにコンデンサ電圧V3の傾斜がゆる
くなる。このため、V3+V4がトランジスタ13
をオンにする値(約0.6V)に達するまでの時間
幅が長くなり、FET4のオン時間幅も長くなり、
出力電圧が所望値に戻される。
When the voltage of the output line 20 becomes lower than a predetermined value, the output voltage Vb of the error amplifier 19 increases, and the charging current of the second capacitor 14a, which depends on the power supply voltage Va and the error voltage Vb, decreases. The sum of the charging current based on the line voltage V 2 and the charging current based on the power supply voltage Va also becomes lower, and the slope of the capacitor voltage V 3 becomes gentler as shown by the dotted line in FIG. 10H. Therefore, V 3 +V 4 becomes the transistor 13
The time it takes to reach the value that turns on (approximately 0.6V) becomes longer, and the time that FET4 is turned on also becomes longer.
The output voltage is returned to the desired value.

この第7の実施例も第1の実施例と同様な利点
を有する。
This seventh embodiment also has the same advantages as the first embodiment.

〔第8の実施例〕 第11図に示す第8の実施例の回路は第9図の
回路から電流検出抵抗3を除去したものである。
この場合にはトランジスタ13のオン状態への転
換が第2のコンデンサ14の電圧のみに依存す
る。その他は第9図と同一である。
[Eighth Embodiment] The circuit of the eighth embodiment shown in FIG. 11 is obtained by removing the current detection resistor 3 from the circuit of FIG. 9.
In this case, the switching of transistor 13 into the on-state depends only on the voltage of second capacitor 14. The rest is the same as FIG. 9.

〔第9の実施例〕 第12図に示す第9の実施例の回路は、第9図
の回路の一部を変形したものである。この例で
は、第1のコンデンサ10の充電時定数を変える
ために、抵抗28を介してトランジスタ29が第
1のコンデンサ10に並列接続され、このトラン
ジスタ29のベースに誤差増幅器19の出力が接
続されている。従つて、出力電圧が例えば高くな
ると、誤差増幅器19の出力電圧Vbが低くなり、
トランジスタ29のベース電流が多くなり、トラ
ンジスタ29のエミツタ・コレクタ間抵抗が小さ
くなり、巻線9を介して第1のコンデンサ10に
流れ込む充電電流がトランジスタ29にバイパス
する量が大きくなり、第1のコンデンサ10の充
電速度が遅くなり、第2図F又は第10図Fに示
したコンデンサ電圧V1のオフ期間t2〜t4の傾斜が
ゆるくなり、FET4のオフ期間が長くなり、出
力電圧は所望値に戻される。出力電圧が高くなつ
た時には、低い時の逆の動作になる。この様に
FET4のオフ時間幅を制御しても、第1〜第8
の実施例と同様な利点が得られる。
[Ninth Embodiment] The circuit of the ninth embodiment shown in FIG. 12 is a partial modification of the circuit of FIG. 9. In this example, in order to change the charging time constant of the first capacitor 10, a transistor 29 is connected in parallel to the first capacitor 10 via a resistor 28, and the output of the error amplifier 19 is connected to the base of this transistor 29. ing. Therefore, when the output voltage increases, for example, the output voltage Vb of the error amplifier 19 decreases,
The base current of the transistor 29 increases, the emitter-collector resistance of the transistor 29 decreases, and the amount of charging current flowing into the first capacitor 10 via the winding 9 bypasses to the transistor 29, increasing the amount of charging current flowing into the first capacitor 10 via the winding 9. The charging speed of the capacitor 10 becomes slower, the slope of the off period t2 to t4 of the capacitor voltage V1 shown in FIG. 2F or FIG. 10F becomes gentler, the off period of the FET 4 becomes longer, and the output voltage becomes It is returned to the desired value. When the output voltage becomes high, the operation is opposite to that when the output voltage is low. like this
Even if you control the off time width of FET4,
The same advantages as in the embodiment are obtained.

〔第10の実施例〕 第13図に示す第10の実施例の回路は、第1図
の回路を変形したものであり、リアクトル5が負
荷2に並列に接続され、ダイオード7がFET4
と負荷2との間の出力ライン20に直列に接続さ
れている。ダイオード7の接続の極性は、アノー
ドが負荷2側及びカソードがFET4側になつて
いる。従つて、FET4のオン期間にダイオード
7がオフ状態になり、FET4のオフ期間にリア
クトル5に下向きの電圧が発生し、ダイオード7
がオンになる。従つて、コンデンサ8は下側が正
になるように充電される。FET4のオフ期間に
おけるリアクトル5の電圧の向きが第1図と逆に
なるため、基準電圧源18の極性も第1図と逆に
なつている。なお、第13図の回路では、FET
4のオン期間にリアクトル5に蓄えられたエネル
ギーがFET4のオフ期間にコンデンサ8及び負
荷2に向つて放出される。
[Tenth embodiment] The circuit of the tenth embodiment shown in FIG. 13 is a modification of the circuit shown in FIG. 1, in which the reactor 5 is connected in parallel to the load 2, and the diode 7 is
and the load 2 in series with the output line 20 between the load 2 and the load 2 . The connection polarity of the diode 7 is such that the anode is on the load 2 side and the cathode is on the FET 4 side. Therefore, the diode 7 is turned off during the on period of the FET 4, a downward voltage is generated in the reactor 5 during the off period of the FET 4, and the diode 7 is turned off.
is turned on. Therefore, the capacitor 8 is charged so that the lower side becomes positive. Since the direction of the voltage of the reactor 5 during the off period of the FET 4 is opposite to that in FIG. 1, the polarity of the reference voltage source 18 is also opposite to that in FIG. 1. Note that in the circuit shown in Figure 13, the FET
The energy stored in the reactor 5 during the ON period of FET 4 is released toward the capacitor 8 and the load 2 during the OFF period of FET 4.

〔第11の実施例〕 第14図に示す第11の実施例のチヨツパ型直流
電源装置は、第1図と接続において相違している
が、原理は本質的に同一である。この第14図の
FET4はnチヤネル型であり、負荷2に対して
並列に接続されている。即ち、電源1に対して、
リアクトル5とFET4と電流検出抵抗3とから
成る直列回路が並列接続されているが、負荷2は
この直列回路内に接続されていない。リアクトル
5は電源1とFET4との間に接続されている。
このリアクトル5のエネルギーをFET4のオフ
期間に負荷2側に放出するために、リアクトル5
と負荷2との間にダイオード7が接続されてい
る。FET4をオン・オフ駆動するための、電流
検出抵抗3、駆動巻線9、コンデンサ10、充電
抵抗11、ダイオード12、トランジスタ13、
可変バイアス用抵抗14、リツプル除去用コンデ
ンサ15が、FET4に対して第1図と同様な関
係になる様に接続されているが、FET4がnチ
ヤネルであるために、駆動巻線9、ダイオード1
2、トランジスタ13の極性が第1図と逆になつ
ている。
[Eleventh Embodiment] Although the chopper type DC power supply device of the eleventh embodiment shown in FIG. 14 is different from that in FIG. 1 in connection, the principle is essentially the same. This figure 14
The FET 4 is of n-channel type and is connected in parallel to the load 2. That is, for power supply 1,
A series circuit consisting of a reactor 5, a FET 4, and a current detection resistor 3 is connected in parallel, but the load 2 is not connected in this series circuit. A reactor 5 is connected between the power supply 1 and the FET 4.
In order to release the energy of this reactor 5 to the load 2 side during the off period of FET 4, the reactor 5
A diode 7 is connected between the load 2 and the load 2. Current detection resistor 3, drive winding 9, capacitor 10, charging resistor 11, diode 12, transistor 13, for driving FET 4 on and off,
A variable bias resistor 14 and a ripple removal capacitor 15 are connected to the FET 4 in the same relationship as shown in FIG.
2. The polarity of the transistor 13 is reversed from that in FIG.

第14図の回路において、コンデンサ10が抵
抗11を通して所定レベルまで充電されると、
FET4がオン状態に転換する。FET4のオン期
間にはダイオード7が逆バイアスでオフ状態に保
たれているので、平滑コンデンサ8から負荷2に
電力が供給される。FET4のオン期間にはリア
クトル5に電源1の電圧Vaのほぼ全部が印加さ
れ、リアクトル5にエネルギーが蓄積されると共
に、駆動巻線9に正帰還電圧V2が得られ、FET
4のオン状態が維持される。FET4がオン状態
になると、ドレイン電流が徐々に増大するため
に、電流検出抵抗3の電圧V4も徐々に増大し、
V3+V4がほぼ0.6Vになると、トランジスタ13
がオンになり、FET4はオフに転換する。FET
4がオフになると、ダイオード7が順バイアスと
なつて導通し、電源1の電圧Vaにリアクトル5
の電圧が加算されてコンデンサ8及び負荷2に供
給される。従つて、電源1の電圧Vaよりも高い
電圧を負荷2に供給することができる。
In the circuit of FIG. 14, when capacitor 10 is charged to a predetermined level through resistor 11,
FET4 turns on. During the ON period of the FET 4, the diode 7 is maintained in an OFF state with a reverse bias, so power is supplied from the smoothing capacitor 8 to the load 2. During the ON period of the FET 4, almost the entire voltage Va of the power supply 1 is applied to the reactor 5, energy is accumulated in the reactor 5, and a positive feedback voltage V 2 is obtained in the drive winding 9, and the FET
4 is maintained in the on state. When FET 4 turns on, the drain current gradually increases, so the voltage V 4 across current detection resistor 3 also gradually increases.
When V 3 +V 4 becomes approximately 0.6V, transistor 13
turns on and FET4 turns off. FET
4 is turned off, the diode 7 becomes forward biased and conducts, and the reactor 5 is connected to the voltage Va of the power supply 1.
The voltages are added and supplied to the capacitor 8 and the load 2. Therefore, a voltage higher than the voltage Va of the power supply 1 can be supplied to the load 2.

FET4のオン・オフ制御動作は、第1図と全
く同一原理で生じるので、第1図と同一の作用効
果が得られる。
Since the on/off control operation of the FET 4 occurs on exactly the same principle as in FIG. 1, the same effects as in FIG. 1 can be obtained.

〔第12の実施例〕 第15図に示す第12の実施例の回路は、第14
図の電流検出抵抗3の位置を変えたものであり、
共通ライン6に直列に電流検出抵抗3が接続され
ている。
[Twelfth Embodiment] The circuit of the twelfth embodiment shown in FIG.
The position of the current detection resistor 3 in the figure is changed,
A current detection resistor 3 is connected in series to the common line 6.

〔第13の実施例〕 第16図に示す第13の実施例の回路は、第14
図における抵抗14をコンデンサ14aに置き換
え、コンデンサ15をダイオード15aに置き換
え、コンデンサ14aと巻線9との間に抵抗27
を接続したものである。要するに、第14図のオ
フ制御回路部分を第9と同一にしたものである。
[13th Embodiment] The circuit of the 13th embodiment shown in FIG.
The resistor 14 in the figure is replaced with a capacitor 14a, the capacitor 15 is replaced with a diode 15a, and a resistor 27 is installed between the capacitor 14a and the winding 9.
is connected. In short, the off control circuit portion of FIG. 14 is the same as that of FIG.

〔第14の実施例〕 第17図に示す第14の実施例の回路は、第16
図の回路の一部を変形したものであり、第1のコ
ンデンサ10に抵抗28を介して並列にトランジ
スタ29が接続され、このトランジスタ29のベ
ースに誤差増幅器19の出力が接続されている。
即ち、第17図の回路は、第12図の電圧制御方
式を第16図のチヨツパ回路に適用したものであ
る。
[Fourteenth embodiment] The circuit of the fourteenth embodiment shown in FIG.
This is a partial modification of the circuit shown in the figure, in which a transistor 29 is connected in parallel to the first capacitor 10 via a resistor 28, and the output of the error amplifier 19 is connected to the base of the transistor 29.
That is, the circuit shown in FIG. 17 is obtained by applying the voltage control method shown in FIG. 12 to the chopper circuit shown in FIG. 16.

〔第15の実施例〕 第18図に示す第15の実施例の回路は、第1図
のFET4をトランジスタ4aに置き換えたもの
である。このトランジスタ4aのエミツタ、コレ
クタ、ベースは第1図のFET4のソース、ドレ
イン、ゲートに対応するように接続されている。
なお、巻線9によつてトランジスタ4aのオン時
のベース電流を継続させるために、コンデンサ1
0に並列にダイオード31を介して抵抗32が接
続されている。従つて、巻線9に得られる正帰還
電圧に基づくベース電流は、巻線9、トランジス
タ4aのエミツタ・ベース間、抵抗32、ダイオ
ード31の閉回路で流れる。
[Fifteenth Embodiment] The circuit of the 15th embodiment shown in FIG. 18 is obtained by replacing the FET 4 in FIG. 1 with a transistor 4a. The emitter, collector, and base of this transistor 4a are connected to correspond to the source, drain, and gate of the FET 4 shown in FIG.
Note that in order to continue the base current when the transistor 4a is turned on by the winding 9, the capacitor 1
A resistor 32 is connected in parallel to 0 through a diode 31. Therefore, the base current based on the positive feedback voltage obtained in the winding 9 flows in a closed circuit between the winding 9, the emitter and base of the transistor 4a, the resistor 32, and the diode 31.

〔変形例〕[Modified example]

本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。
The present invention is not limited to the above-described embodiments, but can be modified, for example, as follows.

(1) 第4図、第5図、第6図、第7図及び第8図
の抵抗14とコンデンサ15とを第9図のコン
デンサ14aとダイオード15aとに置き換え
てもよい。
(1) The resistor 14 and capacitor 15 in FIGS. 4, 5, 6, 7, and 8 may be replaced with the capacitor 14a and diode 15a in FIG. 9.

(2) 第12図に示す抵抗28とトランジスタ29
とによつて第1のコンデンサ10の充電時定数
制御方式を、第11図の回路にも適用可能であ
る。
(2) Resistor 28 and transistor 29 shown in Figure 12
Accordingly, the charging time constant control method for the first capacitor 10 can also be applied to the circuit shown in FIG.

(3) FET4を並列及び/又は直列接続された複
数のFETとしてもよい。
(3) FET4 may be a plurality of FETs connected in parallel and/or in series.

(4) トランジスタ13をFETとしてもよい。(4) The transistor 13 may be a FET.

(5) 第4図〜第9図、第11図〜第17図の
FETをトランジスタに置き換え、第1のコン
デンサ10に並列に第18図と同様に抵抗を介
してダイオードを接続してもよい。
(5) Figures 4 to 9 and 11 to 17
The FET may be replaced with a transistor, and a diode may be connected in parallel to the first capacitor 10 via a resistor as in FIG. 18.

〔発明の効果〕〔Effect of the invention〕

上述から明らかな如く本発明によれば、コンデ
ンサの電圧に基づいてスイツチ素子がオフからオ
ンに転換し、オン転換直後から比較的大きな電流
をリアクトルに流すことができるので、電力供給
能力を向上させることができる。
As is clear from the above, according to the present invention, the switch element is turned from off to on based on the voltage of the capacitor, and a relatively large current can be passed through the reactor immediately after the switch is turned on, thereby improving the power supply capability. be able to.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明に従う第1の実施例の直流電源
装置を示す回路図、第2図は第1図の各部の状態
を示す波形図、第3図は第1図の装置の入力電圧
及びドレイン電流の変化に対するID,V4,V3
VBEの変化を示す波形図、第4図、第5図、第6
図、第7図、第8図及び第9図は第2、第3、第
4、第5、第6及び第7の実施例の直流電源装置
をそれぞれ示す回路図、第10図は第9図の各部
の状態を示す波形図、第11図、第12図、第1
3図、第14図、第15図、第16図、第17図
及び第18図は、第8、第9、第10、第11、第
12、第13、第14及び第15の実施例の直流電源装置
をそれぞれ示す回路図である。 1……直流電源、2……負荷、3……電流検出
抵抗、4……電界効果トランジスタ、5……リア
クトル、6……共通ライン、9……巻線、10…
…第1のコンデンサ、11……抵抗、12……ダ
イオード、13……トランジスタ、14……抵
抗、15……コンデンサ。
FIG. 1 is a circuit diagram showing the DC power supply device of the first embodiment according to the present invention, FIG. 2 is a waveform diagram showing the states of each part in FIG. 1, and FIG. I D , V 4 , V 3 , with respect to changes in drain current
Waveform diagrams showing changes in V BE , Figures 4, 5, and 6
7, 8, and 9 are circuit diagrams showing the DC power supply devices of the second, third, fourth, fifth, sixth, and seventh embodiments, respectively, and FIG. Waveform diagrams showing the states of each part in the figure, Figures 11, 12, 1
3, 14, 15, 16, 17, and 18 are the 8th, 9th, 10th, 11th, and
FIG. 7 is a circuit diagram showing DC power supply devices of twelfth, thirteenth, fourteenth and fifteenth embodiments, respectively. DESCRIPTION OF SYMBOLS 1... DC power supply, 2... Load, 3... Current detection resistor, 4... Field effect transistor, 5... Reactor, 6... Common line, 9... Winding wire, 10...
...First capacitor, 11...Resistor, 12...Diode, 13...Transistor, 14...Resistor, 15...Capacitor.

Claims (1)

【特許請求の範囲】 1 直流電源と、 前記直流電源の一端と他端との間に負荷を介し
て又は介さないで接続されたスイツチ素子と、 前記スイツチ素子に直列に接続されたリアクト
ルと、 前記スイツチ素子をオン・オフ制御する制御回
路と、 前記スイツチ素子と前記リアクトルとの直列回
路に基づいて得られる出力を平滑して負荷に供給
するための平滑手段と から成るチヨツパ型直流電源装置において、 前記制御回路が、 前記リアクトルに電磁結合され且つ前記スイツ
チ素子を正帰還駆動するように前記スイツチ素子
に接続された駆動巻線と、 充電電圧によつて前記スイツチ素子をオンにす
ることができるように前記駆動巻線に直列に接続
されたコンデンサと、 前記直流電源と前記コンデンサとの間に接続さ
れており、且つ前記スイツチ素子をオンにするこ
とができる電圧レベルまで前記コンデンサを時定
数を有して充電するための抵抗を有している充電
回路と、 前記スイツチ素子をオン状態からオフ状態に転
換させるためのオフ制御回路と、 前記負荷に供給する電圧を検出するための電圧
検出手段と、 基準電圧源と、 前記電圧検出手段と前記基準電圧源とに接続さ
れ、前記電圧検出手段から得られる検出電圧と前
記基準電圧源から得られる基準電圧との差に対応
する信号を出力し、この出力によつて前記コンデ
ンサの充電電流を制御する又は前記オフ制御回路
によつて前記スイツチ素子をオン状態からオフ状
態への転換させる時点を制御する回路と を備えていることを特徴とするチヨツパ型直流電
源装置。
[Claims] 1. A DC power source, a switch element connected with or without a load between one end and the other end of the DC power source, and a reactor connected in series to the switch element. A chopper type DC power supply device comprising a control circuit for controlling on/off of the switch element, and a smoothing means for smoothing an output obtained based on a series circuit of the switch element and the reactor and supplying the smoothed output to a load. , the control circuit includes: a drive winding that is electromagnetically coupled to the reactor and connected to the switch element so as to drive the switch element in positive feedback; and the switch element can be turned on by a charging voltage. a capacitor connected in series with the drive winding; and a capacitor connected between the DC power supply and the capacitor, and increasing the time constant of the capacitor to a voltage level capable of turning on the switch element. a charging circuit having a resistor for charging the switch element; an off control circuit for switching the switch element from an on state to an off state; and a voltage detection means for detecting a voltage supplied to the load. and a reference voltage source, which is connected to the voltage detection means and the reference voltage source and outputs a signal corresponding to the difference between the detected voltage obtained from the voltage detection means and the reference voltage obtained from the reference voltage source. , and a circuit that controls the charging current of the capacitor by this output or controls the point in time when the switch element is switched from the on state to the off state by the off control circuit. Chiyotsupa type DC power supply.
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