JPH0415949A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に関し、特に、外部から供給され
る電源電圧を所定の電圧に変換して内部回路に供給する
電圧変換回路を内蔵した半導体装置に関する。

［従来の技術］ 近年、０゜５μｍレベルの微細加工技術を駆使した４Ｍ
ビットのスタティックランダムアクセスメモリ（以下、
ＳＲＡＭと呼ぶ）や、１６Ｍビットのダイナミックラン
ダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）の開発例
が発表されている。これらの４ＭビットのＳＲＡＭや１
６ＭビットのＤＲＡＭには、０．６μｍ以下のゲート長
を有するショートチャネルＭＯＳトランジスタが使用さ
れる。一方、従来の４ＭビットのＤＲＡＭなどには、１
μｍから０．８μｍ程度までのゲート長を有し、５Ｖの
電源電圧で動作するＭＯ３ｈラントランジスタされてい
る。

上記の４ＭビットのＳＲＡＭや１６ＭビットのＤＲＡＭ
で使用されているショートチャネルＭＯＳトランジスタ
を５ｖの電源電圧で動作させた場合、無視できない程度
のトランジスタ特性の劣化を引起こし、信頼性上の問題
となることが指摘されている。

このようなトランジスタ特性の劣化を抑えて０゜５μｍ
レベルのゲート長を有するショートチャネルＭＯＳトラ
ンジスタを使用するためには、電源電圧を５ｖからたと
えば３，３ｖに変更することが考えられる。しかしなが
ら、従来から広く使用されている５ｖの電源系との共存
性を考えると、電源電圧の変更には問題がある。

そこで、内部に電圧変換回路が集積化された半導体装置
が提案されている。この半導体装置では、外部から印加
される電源電圧は５■に保たれ、その電源電圧が電圧変
換回路により一定電圧に降圧される。それにより、内部
回路は電源電圧の変動に依存しない一定電圧で動作され
る。

第７図は、電圧変換回路を内蔵した従来の半導体装置の
一例を示すブロック図である。また、第８図は、第７図
に示される電圧変換回路の具体的な回路構成を示す図で
ある。第８図の電圧変換回路は、たとえばＩＥＥＥ　　
Ｊｏｕｒｎａｌ　　ｏｆＳｏｌｉｄ−Ｓｔａｔｅ　　　
Ｃ４ｒｃｕ　　１　ｔｓ。

Ｖｏｌ、　　５Ｃ−２２，Ｎｏ、　　３．　　ｐｐ、　
　４３７−４４１、Ｊｕｎｅ　　１９８７においてＴ、
Ｆｕｒｕｙａｍａらによって提案されている。

第７図の半導体装置１００は、電圧変換回路１０１およ
び内部回路１０７を含む。内部回路１０７は、たとえば
ＤＲＡＭである。

電圧変換回路１０１は、基準電圧発生回路１０２、差動
増幅器１０３および出力回路１０４を含む。この半導体
装置１００は、電源電圧Ｖｃｃを受ける電源端子１０お
よび接地電位Ｖｓｓを受ける接地端子２０を有している
。基準電圧発生回路１０２は、外部から与えられる電源
電圧Ｖｃｃを受け、その電源電圧Ｖｃｃにほとんど依存
しない基準電圧Ｖｒを発生する。その基準電圧Ｖｒは差
動増幅器１０３に入力され、差動増幅器１０３および出
力回路１０４により電源電圧Ｖｃｃの変動および負荷電
流の変動に依存しない内部電圧Ｖｉが発生され、内部回
路１０７に供給される。

第８図において、基準電圧発生回路１０２は、Ｐチャネ
ルＭＯＳトランジスタ２１〜２５を含む。

電源端子１０と接地端子２０との間にトランジスタ２１
〜２３が直列に接続されている。トランジスタ２１〜２
３により電源電圧Ｖｃｃが分圧され、その分圧された電
圧がノードＮ１に現れる。電源端子１０とノードＮ２と
の間にトランジスタ２４が接続され、ノードＮ２と接地
端子２０との間にトランジスタ２５が接続される。

電源電圧Ｖｃｃが上昇すると、ノードＮ１の電圧も上昇
し、トランジスタ２４が非導通状態となる。これにより
、ノードＮ２の電圧の上昇が阻止される。逆に、電源電
圧Ｖｃｃが低下すると、ノードＮ１の電圧も低下し、ト
ランジスタ２４が導通状態となる。これにより、ノード
Ｎ２の電圧の低下が阻止される。このようにして、ノー
ドＮ２からは電源電圧Ｖｃｃの変動にほとんど依存しな
い基準電圧Ｖｒが発生される。

差動増幅器１０３は、ＰチャネルＭＯＳトランジスタ３
１．３２およびＮチャネルＭＯＳトランジスタ３３．３
４からなるカレントミラー回路を含む。トランジスタ３
１のゲートは基準電圧発生回路１０２のノードＮ２に接
続されている。トランジスタ３１および３２の接続点で
あるノードＮ３と電源端子１０との間には、サイズの大
きいＰチャネルＭ　ＯＳ　トランジスタ３５およびサイ
ズの小さいＰチャネルＭＯＳトランジスタ３６が接続さ
れている。これらのトランジスタ３５．３６は、カレン
トミラー回路の消費電力を低減するために付加されてい
る。

内部回路１０７が動作する期間中は、トランジスタ３５
のゲートに与えられるクロック信号ΦＯが低レベルとな
り、トランジスタ３５がオンする。

これにより、カレントミラー回路の応答性がよくなる。

内部回路が動作しない期間には、クロック信号Φ０が高
レベルとなり、トランジスタ３５がオフする。この場合
、微小電流が流れる小さいサイズのトランジスタ３６の
みがオンするので、消費電力が抑制される。

出力回路１０４は、ＰチャネルＭＯＳトランジスタ４１
を含む。カレントミラー回路のトランジスタ３２のゲー
トはノードＮ４に接続される。トランジスタ４１は電源
端子１０とノードＮ４との間に接続される。トランジス
タ４１のゲートはカレントミラー回路のトランジスタ３
１とトランジスタ３３との接続点であるノードＮ５に接
続される。

ノードＮ４からａ力される内部電圧Ｖｉが基準電圧Ｖｒ
よりも高くなれば、トランジスタ３１に流れる電流の値
がトランジスタ３２に流れる電流の値よりも大きくなる
。それにより、ノードＮ５の電位が上昇する。そのため
、トランジスタ４１が浅い導通状態または非導通状態と
なる。その結果、電源端子１０からノードＮ４への電流
の供給か停止または低減され、内部電圧Ｖｉが低下する
。

逆に、内部電圧Ｖｉが基準電圧Ｖｒよりも低くなると、
トランジスタ３１に流れる電流の値がトランジスタ３２
に流れる電流の値よりも小さくなる。それにより、ノー
ドＮ５の電位が低下する。

そのため、トランジスタ４１が導通状態となり、電源端
子１０からノードＮ４に十分な電流が供給される。その
結果、内部電圧Ｖｉが上昇する。

このようにして、電源電圧Ｖｃｃの変動または負荷電流
の変動に依存しない一定の内部電圧■１が得られる。

第９図は、第８図の電圧変換回路の電圧変換特性を示す
図である。第９図において、○印が測定値を示し、実線
Ｌ１がシミュレーションされた特性を示す。

第９図に示すように、外部から与えられる電源電圧Ｖｃ
ｃが約３．５ｖ以上の領域において、内部電圧Ｖｉが基
準電圧Ｖｒとして設定された約３゜５ｖに一定に保たれ
ている。

［発明が解決しようとする課題］ 一方、出荷時点で不良品のスクリーニングを行なうため
や、長期使用時の寿命を推定するために、電源電圧Ｖｃ
ｃとして通常は使用しないような高電圧を半導体装置に
外部から印加して加速寿命試験が行なわれる。たとえば
、通常の電源電圧ＶｃＣが５ｖである場合に７ｖの高電
圧が印加される。

ここで、不良品のスクリーニングとは、市場での半導体
装置の信頼性を保証するために、加速寿命試験により不
良品を選別することをいう。

このような加速寿命試験を第７図に示されるような電圧
変換回路を内蔵した半導体装置に適用しようとすると、
第９図からも明らかなように、外部から印加した高電圧
がチップ内部に伝わらず、有効な加速寿命試験を行なう
ことができない。

そこで、加速寿命試験の際に外部から高電圧を印加する
ことができる半導体集積回路装置か第１０図に示される
。第１０図の半導体集積回路装置は、特開昭６４−５５
８５７号に開示されている。

第１０図において、電源電圧変換回路１１１は外部から
の電源電圧Ｖｃｃを受け、その電源電圧Ｖｃｃよりも低
いレベルの内部電圧Ｖｉを発生する。通常は、電源電圧
発生回路１１１により発生された内部電圧Ｖｉが内部電
源線１１２を介して集積回路ブロック１１３に供給され
る。加速寿命試験の際には、スイッチング信号Φ１によ
りトランジスタ１１４が導通状態となり、外部から与え
られる高電圧Ｖｅがトランジスタ１１４および内部電源
線１１２を介して集積回路ブロック１１３に供給される
。

第１０図の半導体集積回路装置では、外部から与えられ
る高電圧Ｖｅを任意のレベルに設定することにより、種
々のテストを行なうことができる。

しかし、第１０図の半導体集積回路装置には以下の問題
点がある。

第１１図の波形図を参照すると、一般に、半導体集積回
路装置の動作を制御するタロツク信号ＣＫが高レベルか
ら低レベルに遷移したときに、内部回路の状態が変化し
て電流か流れる。これにより、電源電流Ｉがピークを示
す。このような電源電圧１のピークは、クロック信号Ｃ
Ｋが低レベルから高レベルに遷移するときにも観測され
る。この電源電圧■は外部電源から電源電圧変換回路１
１１を経由して内部の集積回路ブロック１１３に供給さ
れる。電源電圧変換回路１１１に含まれる出力回路（図
示せず）のインピーダンスは、電流制限抵抗として働く
。このように、電源電圧変換回路１１１の出力回路が抵
抗体として働くので、内部電圧Ｖｉに電圧降下が生しる
。したかって、第１１図に示されるように、内部電圧Ｖ
ｉの電圧変動は、電源電圧Ｖｃｃの電圧変動に比べて大
きくなる。すなわち、外部から与えられる電源電圧Ｖｃ
ｃの方が内部電圧Ｖｉよりも安定する。

このように、第１０図の半導体集積回路装置では、通常
の使用時に集積回路ブロック１１３に与えられる内部電
圧Ｖｉの変動量と、加速寿命試験時に集積回路ブロック
１１３に与えられる高電圧Ｖｅの変動量とが異なる。し
たがって、加速寿命試験時の集積回路ブロック１１３の
動作条件が実際の使用時の動作条件と相違するという問
題がある。

第１２図には従来の電源電圧変換回路の他の例が示され
る。この電源電圧変換回路は特開昭６３−１８１１９６
号に開示されている 第１２図の電源電圧変換回路は、制御端子１２５からの
制御信号の電圧レベルに応じた基準電圧Ｖｒを発生する
基準電圧信号発生部１２０と、電源電圧Ｖｃｃを基準電
圧に応じた内部電圧Ｖｉに変換する変換部１３０とから
なる。

制御端子１２５と基準電圧信号発生部１２０内のノード
Ｎ６との間には、トランジスタ１２１〜１２４が接続さ
れる。トランジスタ１２１〜１２４のしきい値電圧を全
てＶｔとすると、制御端子１２５の電圧がノードＮ６の
電圧よりも４Ｖｔ以上高くなったときに、基羞電圧Ｖｒ
が上昇し、変換部１３０から出力される内部電圧Ｖｉも
上昇する。制御端子１２５の電圧がそれ以下のときには
、基準電圧Ｖｒは変化せず、変換部１３０から出力され
る内部電圧Ｖｉも変化しない。

第１２図の電源電圧変換回路によれば、通常の使用時に
おいても、加速寿命試験時においても、変換部１３０か
ら発生された内部電圧Ｖｉが供給されるので第１０図の
半導体集積回路におけるような問題点はない。

しかし、第１２図の電源電圧変換回路では、制御端子１
２５に高電圧を与えることにより通常の使用時よりも高
いレベルの内部電圧Ｖｉを発生することができるか、通
常の使用時よりも低いレベルの内部電圧を発生すること
はできない。したがって、内部回路に種々の内部電圧を
与え、動作マージンをチエツクするＶバンプテスト（電
圧変動テスト）を実施することはできない。

この発明の目的は、通常の使用時と同じ条件で内部回路
に種々のレベルの内部電圧を供給することができる電圧
変換回路を内蔵した半導体装置を提供することである。

［課題を解決するための手段］ この発明にかかる半導体装置は、外部から供給される電
源電圧を所定の電圧に変換して内部回路に供給する電圧
変換回路を内蔵した半導体装置であって、電圧変換回路
は、基準電圧発生手段、選択手段および出力手段を備え
る。基準電圧発生手段は、外部から供給される電源電圧
を受け、異なるレベルの複数の基準電圧を発生する。選
択手段は、外部から与えられる制御信号に応答して複数
の基準電圧のうち一つを選択する。出力手段は、選択手
段により選択された基準電圧を内部回路に供給する。

［作用］ 通常の使用時には、複数の基準電圧のうち所定の基準電
圧が選択され、内部回路に供給される。

また、加速寿命試験や■バンプテスト等のテスト時には
、複数の基準電圧のうちテストに必要な基準電圧か選択
され、内部回路に供給される。

通常の使用時においても、基準電圧発生手段から発生さ
れた基準電圧が同じ出力手段を介して内部回路に供給さ
れるので、通常の使用時と同じ条件の基準電圧によりテ
ストが行なわれる。

また、基準電圧発生手段から発生される基準電圧のレベ
ルを種々のレベルに設定することにより、内部回路に種
々のレベルの基準電圧を供給することか可能となる。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。

第１図は、この発明の第１の実施例による半導体装置に
含まれる電圧変換回路の構成を示す図である。

第１図の電圧変換回路１は、複数の基準電圧発生回路２
ａ、２ｂ、２ｃ、２ｄを含む。基準電圧発生回路２ａ〜
２ｄの各々の回路構成は、第８図に示した基準電圧発生
回路１０２の回路構成と同様である。ただし、それらの
基準電圧発生回路２ａ〜２ｄからそれぞれ出力される基
準電圧Ｖｒｌ〜Ｖｒ４のレベルは異なっている。たとえ
ば、基準電圧発生回路２ａから出力される基準電圧Ｖｒ
１は３．３■に設定され、基準電圧発生回路２ｂから出
力される基準電圧Ｖｒ２は２．８ｖに設定されている。

また、基準電圧発生回路２Ｃから出力される基準電圧Ｖ
ｒ３は３．８■に設定され、基準電圧発生回路２ｄから
出力される基準電圧Ｖｒ４は５．５■に設定されている
。

基準電圧の設定は、ＰチャネルＭＯＳトランジスタ２１
〜２５のチャネル長、チャネル幅またはしきい値電圧を
変えることにより行なわれる。また、電源端子１０と接
地端子２０との間に直列に接続されるＰチャネルＭＯ８
）ランジスタの個数を変えることにより、基準電圧のレ
ベルを変えることもできる。

基準電圧Ｖｒｌ〜Ｖｒ４は、切換回路５を介して差動増
幅器３に供給される。切換回路５は、４つのＮチャネル
ＭＯＳトランジスタ５１，５２゜５３．５４を含む。基
準電圧Ｖｒｌはトランジスタ５１を介してノードＮ７に
与えられ、基準電圧Ｖｒ２はトランジスタ５２を介して
ノードＮ７に与えられる。基準電圧Ｖｒ３はトランジス
タ５３を介してノードＮ７に与えられ、基準電圧Ｖｒ４
はトランジスタ５４を介してノードＮ７に与えられる。

トランジスタ５１〜５４のゲートには、切換制御回路６
からそれぞれ切換信号８１〜Ｓ４が与えられる。

差動増幅器３は、第８図に示した差動増幅器１０３の構
成と同様である。ただし、差動増幅器３のノードＮ３と
電源端子１０との間には第８図に示されるトランジスタ
３５．３６が接続されずに、ノードＮ３が電源端子１０
に直接接続されている。

なお、第８図の差動増幅器１０３のように、ノードＮ３
と電源端子１０との間にトランジスタ３５゜３６を接続
してもよい。

出力回路４の構成は、第８図に示した出力回路１０４の
構成と同様である。差動増幅器３および出力回路４の動
作も、第８図に示した差動増幅器１０３および出力回路
１０４の動作と同様である。

一方、切換制御回路６は、インバータ６１，６２．６３
．６４およびＮＯＲゲート６５．　６６゜６７．６８を
含む。制御端子６０ａに与えられる制御信号ＶＡはイン
バータ６１により反転されてＮＯＲゲー）６７．６８の
一方の入力端子に与えられる。インバータ６１の出力信
号はインバータ６２によりさらに反転されてＮＯＲゲー
ト６５゜６６の一方の入力端子に与えられる。制御端子
６０ｂに与えられる制御信号ＶＢは、インバータ６３に
より反転されてＮＯＲゲート６６．６８への他方の入力
端子に与えられる。インバータ６３の出力信号はインバ
ータ６４によりさらに反転されてＮＯＲゲー）６５．６
７の他方の入力端子に与えられる。ＮＯＲゲート６５〜
６８の出力端子からそれぞれ切換信号８１〜Ｓ４が出力
される。

第２図は、第１図の電圧変換回路上を内蔵した半導体装
置１００の構成を示すブロック図である。

電圧変換回路１は、外部から電源電圧ＶＣＣを受ける電
源端子１０と接地電位Ｖｓｓを受ける接地端子２０との
間に接続されている。電圧変換回路１には、制御端子６
０ａ、６０ｂを介して外部から制御信号ＶＡ、ＶＢか与
えられる。内部回路７には電圧変換回路１から出力され
る内部電圧Ｖｉが供給される。内部回路７は、たとえば
Ｄ　ＲＡ　Ｍからなる。

次に、第３図および第４図を参照しなから第１図および
第２図に示される電圧変換回路１の動作を説明する。第
３図は、基準電圧Ｖｒの電源電圧Ｖｃｃに対する依存性
を示し、第４図は、内部電圧Ｖｉの制御信号ＶＡ、ＶＢ
の組合せに対する依存性を示す。

電圧変換回路１は、通常使用される３、３Ｖの基準電圧
Ｖｒｌのほかに、２．８Ｖの低い基準電圧Ｖｒ２．３．
８ｖの高い基準電圧Ｖｒ３および加速寿命試験用の５．
５■の過大な基準電圧Ｖｒ４を発生する。過大な基準電
圧Ｖｒ４は、電源電圧Ｖｃｃがたとえば６■以上のとき
に発生される。

通常動作時には、制御信号の組合せ（ＶＡ、　ＶＢ）が
（０，０）に設定される。これにより、切換制御回路６
のＮＯＲケート６５から出力される切換信号Ｓ１のみが
ｒＨＪレベルとなる。これにより、切換回路５内のトラ
ンジスタ５１がオンし、差動増幅器３のノードＮ７に基
準電圧Ｖｒｌが供給される。したがって、出力回路４か
ら出力される内部電圧Ｖｉは３．３■となる。

同様に、制御信号の組合せ（ＶＡ、ＶＢ）が（０，１）
、　　（１，０）、　　（１，１）に設定されると、出
力回路４から出力される内部電圧■１はそれぞれ２．　
８Ｖ、　　３．　８Ｖ、　　５．　５Ｖトなる。

■バンプテスト時には、内部電圧Ｖｉを低レベルに設定
した状態でＤＲＡＭからなる内部回路７に書込みを行な
った後、内部電圧Ｖｉを高レベルに設定した状態で内部
回路７から続出を行ない、動作マージンをチエツクする
。まず、電源端子１０に５Ｖの電源電圧Ｖｃｃを印加し
た状態で制御信号の組合せを（０，１）に設定し、書込
み動作を行なう。続いて、制御信号の組合せを（１，０
）に切換え、読出動作を行なう。

また、加速寿命試験時には、内部回路７に通常は使用さ
れない過電圧を印加する。まず、電源端子１０に６■の
電源電圧Ｖｃｃを印加した後、制御信号の組合せを（１
，１）に設定する。それにより、内部回路７には５，５
■の内部電圧Ｖｉか供給される。

第１図の実施例では、切換回路５および切換制御回路６
が選択手段を構成する。複数の基準電圧のうち１つを選
択するための選択手段は、第１図の構成に限られるもの
ではない。

第５図は、この発明の第２の実施例による半導体装置に
含まれる電圧変換回路の構成を示す回路図である。

第５図の電圧変換回路が第１図の電圧変換回路と異なる
のは次の点である。第５図の電圧変換回路では、複数の
基準電圧発生回路を設ける代りに１つの基準電圧発生回
路２から出力される基準電圧Ｖ　ｒ　ｌおよび外部端子
２０ａに外部から与えられる外部基準電圧Ｖｅｘｔが切
換回路５ａにより選択的に差動増幅器３に与えられる。

切換回路５ａはＮチャネルＭＯＳトランジスタ５５．５
６を含む。基準電圧発生回路２がら出力される基準電圧
Ｖｒｌはトランジスタ５５を介して差動増幅器３のノー
ドＮ７に供給される。外部端子２０　ａに外部から与え
られる外部基準電圧■ｅｘｔはトランジスタ５６を介し
て差動増幅器３のノードＮ７に供給される。

一方、切換制御回路６ａは、インバータ６９゜７０を含
む。制御端子６０ｃに外部から与えられる制御信号ＶＣ
は、インバータ６９により反転されてトランジスタ５５
のゲートに与えられる。インバータ６９の出力信号はイ
ンバータ７ｏによりさらに反転されてトランジスタ５６
のゲートに与えられる。

通常の動作時には、制御信号ＶＣが“０”に設定される
。これにより、トランジスタ５５がオンし、基準電圧発
生回路２がら出力される基準電圧Ｖｒｌが差動増幅器３
に与えられる。

■バンプテスト時または加速寿命試験時には、制御信号
ＶＣか“１”に設定される。それにより、トランジスタ
５６かオンし、外部端子２０ａに与えられる外部基準電
圧Ｖｅｘｔか差動増幅器３に供給される。この場合、外
部基準電圧Ｖｅｘｔとして種々のレベルの電圧を与える
ことにより、上記のＶバンプテストや加速寿命試験を行
なうことが可能となる。

第６図は、この発明の第３の実施例による半導体装置に
含まれる電圧変換回路の構成を示す回路図である。

第６図の電圧変換回路が第１図の電圧変換回路と異なる
のは次の点である。第６図の電圧変換回路においても、
複数の基準電圧発生回路を設ける代りに１つの基準電圧
発生回路２ｅが設けられている。基準電圧発生回路２ｅ
においては、トランジスタ２３のドレインが接地端子２
ｏに接続されずに、ノードＮ８に接続されている。ノー
ドＮ８と接地端子２０との間にはＰチャネルＭＯ８）う
ンジスタ２６．２７が、ノードＮ９を介して直列に接続
されている。

また、切換回路５ｂはＮチャネルＭＯＳトランジスタ５
７．５８を含む。トランジスタ５７は基準電圧発生回路
２ｅのノードＮ９と接地端子２０との間に接続され、ト
ランジスタ５８は基準電圧発生回路２ｅ内のノードＮ８
と接地端子２０との間に接続されている。

切換制御回路６ｂは、バッファ７１．７２を含む。制御
端子６０ｄに与えられる制御信号ＶＤはバッファ７１を
介して切換回路５ｂ内のトランジスタ５７のゲートに与
えられる。制御端子６０ｅに与えられる制御信号ＶＥは
、バッファ７２を介して切換回路５ｂ内のトランジスタ
５８のゲートに与えられる。

制御信号ＶＥが“１”に設定されれば、トランジスタ５
８がオンし、ノードＮ８が接地電位となる。それにより
、基準電圧発生回路２ｅから出力される基準電圧Ｖｒは
３．３■となる。制御信号ＶＤが“１″に設定され、制
御信号ＶＥが“０”に設定されれば、トランジスタ５７
がオンし、ノードＮ９が接地電位に設定される。これに
より、基準電圧発生回路２ｅから出力される基準電圧Ｖ
ｒは３．８■になる。制御信号ＶＤ、ＶＥがともに“０
”に設定されれば、トランジスタ５７．５８はともにオ
フする。それにより、基準電圧発生回路２ｅから出力さ
れる基準電圧Ｖｒは５．５■になる。

第６図の実施例では、基準電圧発生回路２ｅ内のノード
Ｎ８と接地端子２０との間に接続されるトランジスタの
数を変えることにより、基準電圧の種類を任意に設定す
ることができる。

上記のように、第１、第２および第３の実施例では、異
なるレベルの複数の基準電圧が切換回路５．５ａ、　　
５ｂ、差動増幅器３および出力回路４を通して内部回路
７に供給されるので、通常の使用時においてもテスト時
においても内部回路７に同様の条件で内部電圧Ｖｉを与
えることが可能となる。

また、上記の実施例では、通常の動作時における基準電
圧よりも高いレベルの基準電圧または低いレベルの基準
電圧を任意に発生することができる。

第１図および第６図の実施例では、外部から同じレベル
の電源電圧Ｖｃｃを供給しても、内部で異なるレベルの
内部電圧Ｖｉが発生されるという利点がある。

これに対して、第５図の実施例では、外部から異なるレ
ベルの部基準電圧Ｖｅｘｔを供給する必要があるが、回
路構成が簡単となるという利点がある。

なお、上記実施例では、内部回路７がＤＲＡＭである場
合を説明しているが、内部回路７はＤＲＡＭに限らず、
その他の半導体記憶装置であってもよく、さらにその他
の回路であってもよい。

［発明の効果コ 以上のようにこの発明によれば、通常の使用時において
もテスト時においても、異なるレベルの電圧を同じ条件
で内部回路に供給することができ、かつ内部から与えら
れる制御信号により任意のレベルの電圧を内部回路に供
給することができる。

したがって、内部回路の種々のテストを容易に実行する
ことが可能となり、品質の高い半導体装置か得られる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例による半導体装置に含
まれる電圧変換回路の構成を示す回路図である。第２図
は第１図の電圧変換回路を内蔵した半導体装置の構成を
示すブロック図である。第３図は第１図の電圧変換回路
に含まれる複数の基準電圧発生回路の出力電圧特性を示
す図である。 第４図は第１図の電圧変換回路により発生される複数の
異なる内部電圧Ｖｉを示す図である。第５図はこの発明
の第２の実施例による半導体装置に含まれる電圧変換回
路の構成を示す回路図である。 第６図はこの発明の第３の実施例による半導体装置に含
まれる電圧変換回路の構成を示す回路図である。第７図
は電圧変換回路を備えた従来の半導体装置の構成を示す
ブロック図である。第８図は第７図に含まれる電圧変換
回路の具体的な構成を示す回路図である。第９図は第８
図の電圧変換回路の出力電圧特性を示す図である。第１
０図は電源電圧変換回路を内蔵した従来の半導体集積回
路装置の例を示すブロック図である。第１１図は電圧変
換回路を内蔵した従来の半導体集積回路装置における内
部電圧と電源電圧との関係を説明するための波形図であ
る。第１２図は従来の電圧変換回路の他の例を示す回路
図である。 図において、１は電圧変換回路、２ａ、　　２ｂ。 ２ｃ、２ｄ、２．２ｅは基準電圧発生回路、３は差動増
幅器、４は出力回路、５．５ａ、５ｂは切換回路、６．
５ａ、６ｂは切換制御回路、７は内部回路、１０は電源
端子、６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅは制御
端子、ＶＡ、　ＶＢ、　ＶＣ，ＶＤ、ＶＥは制御信号、
Ｖｃｃは電源電圧、Ｖｒｌ、Ｖｒ２．Ｖｒ３．Ｖｒ４．
Ｖｒは基準電圧、ｖｉは内部電圧である。 なお、各図中、同一符号は同一または相当部分を示す。 第２図 Ｕ ＳＳ ＼６切峡千１ｎνす易、 ８３図 第４図 第７図 ８８図 第０図 電源寛ＦＬＶｃｃ （ｖ） 第１０図

Claims (1)

1. 【特許請求の範囲】 外部から供給される電源電圧を所定の電圧に変換して内
   部回路に供給する電圧変換回路を内蔵した半導体装置で
   あって、 前記電圧変換回路は、 外部から供給される電源電圧を受け、異なるレベルの複
   数の基準電圧を発生する基準電圧発生手段、 外部から与えられる制御信号に応答して前記複数の基準
   電圧のうち１つを選択する選択手段、および 前記選択手段により選択された基準電圧を前記内部回路
   に供給する出力手段を備える、半導体装置。