JPH0416021A

JPH0416021A - 論理ゲート

Info

Publication number: JPH0416021A
Application number: JP2118685A
Authority: JP
Inventors: Toru Nagamatsu; 徹永松; Kazunori Tsugaru; 一範津軽
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-05-10
Filing date: 1990-05-10
Publication date: 1992-01-21
Also published as: KR910021026A; EP0456251A3; EP0456251A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は、バイポーラトランジスタとＣＭＯ８（相補型
ＭＯ８）との複合論理ゲート、いわゆるＢｉ−ＣＭＯＳ
論理ゲートに関する。

（従来の技術）従来、Ｂ１−ＣＭＯＳ論理ゲートは、その動作が、ＣＭ
ＯＳ論理ゲートと比較して高速であるために広く用いら
れている。

ＭＯＳ）ランジスタのデザインルールが０゜８μ程度で
は、通常、電源電圧は５ｖで動作させるため、Ｂｆ−Ｃ
ＭＯＳ論理ゲートは、一般に、第６図に示すように、出
力段にＮＰＮバイポーラトランジスタ６１とＮＰＮバイ
ポーラトランジスタ６２とを２個縦に接続したトーテム
ポール出力段を備えている。

しかし、ＭＯＳトランジスタのチャネル長が０．５μか
ら０．６μ程度に微細化されてくると電源電圧を３．３
ｖ程度に下げざるを得ない。

そのため、トーテムポール出力段を用いると接地電位側
いわゆるプルダウン側のＮＰＮバイポーラトランジスタ
６２のベースにＮチャネルＭＯＳトランジスタ６３のソ
ースが接続されているため、立下がり動作の際、ソース
電位がＮＰＮバイポーラトランジスタ６２のオン電圧分
だけ浮き上がっているため、バックゲートバイアス効果
の影響やゲート−ソース間電圧の低下、ドレイン−ソー
ス間電圧の低下により、ＮチャネルＭＯＳトランジスタ
６３の駆動力が落ちる。このため、ＭＯＳトランジスタ
の微細化による電源電圧の低下にともなって、立上がり
遅延特性よりも立ち下がり遅延特性の方が顕著に劣化す
るという問題が生ずる。なお、第６図においては、電源
電位ＶＤＤと出力端ＯＵＴとの間には、ＰチャネルＭＯ
Ｓトランジスタ６４とインピーダンス素子６５とが直列
に挿入されている。

また、接地電位ＶＳＳとＮＰＮバイポーラトランジスタ
６２のベースとの間には、インピーダンス素子６６が挿
入されている。

立ち下がり遅延特性改善のため、トーテムポール出力段
のプルダウン側のＮＰＮバイポーラトランジスタ６２を
省き、プルアップ動作は、従来のＢ１−ＣＭＯＳゲート
と同じ回路構成で行い、プルダウン動作をゲートに論理
ゲートの入力信号を入れたＮチャネルＭＯ３Ｉ−ランジ
スタで実現することにより、電圧電源低下に伴うスピー
ドの劣化が、トーテムポール型のＢ１−ＣＭＯＳゲート
はど大きくない論理ゲートを実現することができる。

第７図は、上記の論理ゲート回路の１つの例であり、こ
の型のゲートは、一般にＢ　１−ＮＭＯＳゲートと呼ば
れている。同図の例は、プルダウン動作をゲートに論理
ゲートの入力信号を入れたＮチャネルＭＯＳ）ランジス
タフ２で、ＮＰＮバイポーラトランジスタ７１のベース
蓄積電荷引き抜き素子を、ＮチャネルＭＯＳトランジス
タ７４により実現したものである。なお、同図において
は、ＰチャネルＭＯＳ）ランジスタフ３とＮチャネルＭ
ＯＳトランジスタ７４とが直列に接続され、これらが電
源電位ＶＤＤと接地電位ＶＳＳとの間に挿入されている
。しかしながら、この回路構成ではハイレベルがＰチャ
ネルＭＯＳトランジスタ７３のソースにつながる電源電
位ＶＤＤよりも、ベース−エミッタ間の電圧降下分だけ
下がり、フルスウィングせず、次段ゲートの誤動作を生
じたり、あるいは次段ゲートのＰチャネルＭＯＳ）ラン
ジスタのリーク電流により貫通電流を生じたりしてしま
う。従って、ＮＰＮバイポーラトランジスタ７１のベー
ス蓄積電荷引き抜き素子を抵抗もしくはＰチャネルＭＯ
Ｓトランジスタのゲート電位を固定した形の負荷抵抗に
置き換えフルスウィングさせる例がある。この例を第８
図（ａ）および（ｂ）に示す。

同図（、Ｌ）および（ｂ）の論理ゲートにおいては、Ｎ
ＰＮバイポーラトランジスタ７１のベース蓄積電荷引き
抜き素子として、それぞれ、抵抗７５、ゲート電位を接
地電位ＶＳＳに固定したＰチャネルＭＯＳトランジスタ
７６を用いている。

これらの論理ゲートは、電源電圧依存性が小さい上、ハ
イレベルが電源電圧まで上昇するいわゆるフルスウィン
グするため、第７図のようなゲートに論理ゲートの入力
信号を入れたＮＭＯＳトランジスタをＮＰＮバイポーラ
トランジスタのベース蓄積電荷の引き抜き素子としてい
る回路の欠点は解消される。

しかし、抵抗もしくはＰチャネルＭＯＳトランジスタに
よる負荷抵抗により、ベース蓄積電荷引き抜き素子を形
成する回路構成では、プルアップ動作の際、Ｐチャネル
ＭＯＳトランジスタ７３で駆動される電流が、ＮＰＮバ
イポーラトランジスタ７１のベース電流として駆動する
他に抵抗方向に分流するため、ゲートに論理ゲート入力
信号を入れるＮＭＯＳトランジスタ（第７図７４参照）
でベース蓄積電荷を引き抜く回路構成のものと比較し、
立上がり遅延時間が増大してしまう。また、立上がり遅
延時間を小さくしようとすれば抵抗値を大きくすれば良
いが、抵抗値を大きくするとプルダウン動作時のＮＰＮ
バイポーラトランジスタ７１０ベース蓄積電荷の引き抜
き効率が低下するため、ＮＰＮバイポーラトランジスタ
７１のＮＭＯＳ）ランジスタフ２を通る貫通電流が増大
し、ゲート消費電力が増大してしまう。ベース蓄積電荷
をゲートに入力信号を入れるＮＭＯＳトランジスタによ
り引き抜く方法を用いると、ハイレベルがフルスウィン
グしないという欠点があり、一方、抵抗により引き抜く
方法を用いると、ゲートスピードが遅い、ゲート消費電
力が増大するという欠点があった。従って、両者を克服
するための工夫が必要である。

（発明が解決しようとする課題）このように、従来の技術によれば、電源電圧が３ｖ程度
の低電源電圧で動作する論理ゲートを作ろうとした場合
、高速動作、低消費電力、論理振幅のフルスウィングを
同時に満足することができないという問題点があった。

本発明は、上記のような従来技術の問題点に鑑みなされ
たもので、その目的は、低電源電圧においても高速でか
つ低消費電力で動作し、しかも、論理振幅がフルスウィ
ングする論理回路を提供することにある。

［発明の構成］（課題を解決するための手段）上記目的を達成するために、本発明の論理ゲートは、入
力端と、出力端と、第１の電位にコレクタが接続され、
前記出力端にエミッタが接続されたバイポーラトランジ
スタと、ゲートが前記入力端に接続され、ソースが第２
の電位に接続され、かつ、ドレインが上記バイポーラト
ランジスタのベースに接続された第１導電型のＭＯＳト
ランジスタと、ゲートが前記入力端に接続され、ドレイ
ンが前記バイポーラトランジスタのベースに接続され、
かつ、ソースが第３の電位に接続された第２導電型のＭ
ＯＳトランジスタと、ゲートが前記入力端に接続され、
ドレインが前記出力端に接続され、かつ、ソースが前記
第３の電位に接続された第２導電型の第３のＭＯＳトラ
ンジスタと、方が前記バイポーラトランジスタのベース
に接続され、他方が前記出力端に接続されたインピーダ
ンス素子を具備することを特徴とする。なお、前記イン
ピーダンス素子は、ゲートが前記第３の電位に接続され
た第１導電型のＭＯＳトランジスタあるいはピンチ抵抗
により実現することができる。

（作用）上記の論理ゲートにおいては、バイポーラトランジスタ
を電源側のものだけにして立ち上がり時のみＢ　ｉ−Ｃ
ＭＯ８動作をさせることにより、電源電圧の低下により
生じる遅延時間の増大を生じさせないようにする。そし
て、バイポーラトランジスタのベース蓄積電荷の引き抜
き素子をゲートに入力信号を入れ、前記バイポーラトラ
ンジスタのベースと接地電位との間に挿入したＮＭＯＳ
トランジスタで作り高速動作、低電力動作を実現し、そ
れに加えベース−エミッタ間を抵抗で接続することによ
りハイレベルをフルスウィングさせることができる。

（実施例）以下、図面を参照して本発明の詳細な説明する。

第１図は、本発明の論理ゲートをインバータに実施した
場合の構成を示す回路図である。

第２の電位である電源電位Ｖｏｏｌ：ＰチャネルＭＯＳ
トランジスタ１１のソースが接続され、このＰチャネル
ＭＯＳ）ランジスタ１１のゲートは入力端ＩＮに接続さ
れている。入力端ＩＮにはＮチャネルＭＯＳトランジス
タ１２のゲートが接続されており、このＮチャネルＭＯ
Ｓトランジスタ１２のソースは第３の電位である接地電
位ｖｓｓに接続されている。また、入力端ＩＮにはＮチ
ャネルＭＯＳトランジスタ１３のゲートが接続されてお
り、このＮチャネルＭＯＳ）ランジスタ１３のソースは
接地電位ｖＳ、に接続されている。また、第１の電位で
ある電源電位ＶＣＣにはＮＰＮバイポーラトランジスタ
１４のコレクタが接続され、このＮＰＮバイポーラトラ
ンジスタ１４のベースは、ＰＭＯＳトランジスタ１１の
ドレインとＮチャネルＭＯＳ）ランジスタ１２のドレイ
ンとに接続されている。また、ＮＰＮバイポーラトラン
ジスタ１４のベース−エミッタ間にはインピーダンス素
子１５が挿入されている。

そして、ＮＰＮバイポーラトランジスタ１４のエミッタ
とＮチャネルＭＯＳ）ランジスタ１３のドレインとは共
通接続され、出力端ＯＵＴに接続されている。

この場合、インピーダンス素子は、ハイレベルを電源電
圧まで引き上げる手段であるため、インピーダンス素子
としては、抵抗やＰ型ＭＯＳトランジスタを用いること
ができる。第２図および第３図の回路は、それぞれ、第
１図の回路におけるインピーダンス素子として抵抗１Ｂ
を用いた場合、ゲートが接地電位ＶＳＳに接続されたＰ
チャネルＭＯ６）ランジスタ１７を用いた場合を示して
いる。

なお、第１図乃至１＠３図において、同一箇所には同一
番号を付した。

次に、上記構成でなる回路の動作を第２図を用いて説明
する。

入力端ＩＮに供給される信号が２１°レベルから°０”
レベルに切り替わると、Ｐチャネル間Ｏ３）ランジスタ
１１がオン状態となり、ＮチャネルＭｏＳトランジスタ
１２とＮチャネルＭＯＳトランジスタ１３とはオフ状態
になる。これにより、抵抗１６とＮＰＮバイポーラトラ
ンジスタ１４のベースに電流が供給される。このとき、
抵抗１６の両端に電位差が生じ、ＮＰＮバイポーラトラ
ンジスタ１４のベース−エミッタ間の電圧が上昇するこ
とによりＮＰＮバイポーラトランジスタ１４がオン状態
になる。この結果、ＮＰＮバイポーラトランジスタ１４
のエミッタ電流により出力端子ＯＵＴに接続されている
負荷容量が急速に充電され、出力端ＯＵＴに”１″レベ
ルの信号が出力される。この場合、ＮＰＮバイポーラト
ランジスタ１４のベース−エミッタ間は抵抗素子により
接続されているため”　１“レベルはＰチャネルＭＯＳ
トランジスタ１１のソースに加わっている電源電圧ｖＤ
Ｄまでフルスウィングする。

一方、入力端ＩＮに供給される信号が′０”レベルから
°　１ルベルに切り替わると、ＰチャネルＭＯＳトラン
ジスタ１１がオフ状態になり、ＮチャネルＭＯＳトラン
ジスタ１２とＮチャネルＭＯＳトランジスタ１３とはオ
ン状態になる。これにより、ＮチャネルＭＯＳ）ランジ
スタ１３を介して出力端ＯＵＴの負荷容量が放電され、
出力電位はロウレベルへ下がっていく。これと同時に、
抵抗１６とＮチャネルＭＯＳトランジスタ１２を通して
ＮＰＮバイポーラトランジスタ１４のベース蓄積電荷が
引き抜かれるため、ＮＰＮバイポーラトランジスタ１４
は急速にオフする。これにより、コレクタが電源電位Ｖ
ＣＣであるＮＰＮバイポーラトランジスタ１４とソース
が接地電位ＶＳＳであるＮチャネルＭＯＳトランジスタ
１３とを通しての貫通電流が抑止される。

抵抗１６とＮチャネルＭＯＳトランジスタ１３とはＮＰ
Ｎバイポーラトランジスタ１４のベース蓄積電荷引き抜
き素子として用いているため、上記のように両方を具備
するのは冗長であるようだが、本発明では次のように使
用することを想定している。

抵抗の大きさとしては、５０にΩといった大きさのピン
チ抵抗や、Ｅ／Ｒ−３ＲＡＭ　（エンハンスメント型ト
ランジスタと抵抗により実現されるスタテイクランダム
アクセスメモリ）セルで用いられるような１ＧΩ乃至Ｉ
ＴΩといった大きさの高抵抗ポリシリコンを用いること
ができる。このような大きな抵抗値を用いると、１００
　Ｍ　Ｈｚ程度の周波数で動作させた場合に時定数がか
なり大きいため、ＤＣ的には°１”レベルは電源電圧と
一致するが、過渡遷移では電源電圧まで上昇しきれない
。しかし、ＤＣレベルでは電源電圧まで上昇するので、
少なくとも非動作時にはフルスウィングしているため、
次段のＣＭＯＳゲート、Ｂ１−ＣＭＯＳゲート、あるい
はＢ１−ＮＭＯＳゲ−トにおいても、リーク電流に伴う
貫通電流が生じることがない。

もし、ＤＣレベルで１”が出ていないとすると、論理ゲ
ートそのもののノイズマージンに加え、次段のゲートの
Ｐチャネルトランジスタ側でのリーク電流による貫通電
流が問題となる。従ってこの場合、動作時のフルスウィ
ング性よりもむしろスタンバイ時に０１”レベルが電源
電圧になっているようにするためＮＰＮバイポーラトラ
ンジスタのベース−エミッタ間に挿入される抵抗値は上
記のように十分に大きくても構わない。

上記ような回路構成にすることによって、低電圧電源に
おいても、低消費電力で高速動作が実現できる。また、
プルアップ側のバイポーラトランジスタのベース−エミ
ッタ間に高抵抗インピーダンス素子を入れることにより
、待機時において、１”レベルが電源電圧まで上昇する
ため、次段のゲートの待機時におけるリーク電流を抑え
ることが可能になる。また、本発明の論理ゲートは、多
入力の論理回路に容易に拡張することができる。

第４図は、本発明の論理回路を２人力ＮＡＮＤゲートに
実施した場合の構成を示す回路図である。

電源電位ＶＤＤには、ＰチャネルＭＯＳトランジスタ４
１とＰチャネルＭＯＳトランジスタ４１′とのソースが
接続され、これらのＰチャネルＭＯＳトランジスタ４１
および４１−のドレインは、ＮＰＮバイポーラトランジ
スタ４４のベースに接続されている。また、これらのＰ
チャネルＭＯＳトランジスタ４１および４１゛のゲート
はそれぞれ入力端ＩＮ１、ＩＮ２に接続されている。入
力端ＩＮＩには、ＮチャネルＭＯ８）ランジスタ４２の
ゲートが接続され、入力端ＩＮ２には、ＮチャネルＭＯ
Ｓトランジスタ４２゛のゲートが接続されている。また
、これらのＮチャネルＭＯＳトランジスタ４２と４２′
とはＮＰＮバイポーラトランジスタ４４のベースと接地
電位ＶＳＳとの間に直列に挿入されている。そしてＮＰ
Ｎバイポーラトランジスタ４４のベース−エミッタ間に
は抵抗４６が挿入されている。また、入力端ＩＮＩには
、ＮチャネルＭＯＳトランジスタ４３のゲートが、入力
端ＩＮ２にはＮチャネルＭｏＳトランジスタ４３゛のゲ
ートが接続されており、ＮチャネルＭＯＳトランジスタ
４３とＮチャネルＭＯＳトランジスタ４３′とはＮＰＮ
バイポーラトランジスタのエミッタ（出力端０ＵＴ）と
接地電位ＶＳＳとの間に直列に挿入されている。また、
ＮＰＮバイポーラトランジスタ４４のコレクタは電源電
位ＶＣＣに接続されている。

この回路の動作は、入力端ＩＮＩとＩＮ２がともに”　
１”レベルのときＰチャネルＭＯＳトランジスタ４１と
ＰチャネルＭＯＳトランジスタ４１′とはともにオフ状
態に、ＮチャネルＭＯＳトランジスタ４２とＮチャネル
ＭＯ８）ランジスタ４２′とはともにオン状態に、Ｎチ
ャネルＭＯＳトランジスタ４３とＮチャネルＭＯＳトラ
ンジスタ４３′とはともにオン状態になる。これにより
、出力端ＯＵＴの負荷容量は、ＮチャネルＭＯＳトラン
ジスタ４３とＮチャネルＭＯＳトランジスタ４３″とを
介して放電され、出力端ＯＵＴに°Ｏ゛レベルの信号が
出力される。このときも第２図に示した回路で説明した
場合と同様に、ＮチャネルＭＯＳトランジスタ４２とＮ
チャネルＭＯＳトランジスタ４２′とを介してＮＰＮバ
イポーラトランジスタ４４のベース蓄積電荷が引き抜か
れ、バイポーラトランジスタを介してのプルダウン動作
時の貫通電流は抑止される。他方、入力信号ＩＮＩとＩ
Ｎ２とがともに”１”レベル以外の信号状態では、常に
ＰチャネルＭＯＳトランジスタ４１とＰチャネルＭｏＳ
トランジスタ４１−との何れかはにオン状態に、Ｎチャ
ネルＭＯＳトランジスタ４２とＮチャネルＭＯＳトラン
ジスタ４２′との何れかはオフ状態に、ＮチャネルＭＯ
Ｓトランジスタ４３とＮチャネルＭＯＳトランジスタ４
３′との何れかはオフ状態になっている。

この結果、ＮＰＮバイポーラトランジスタ４４がオン状
態になり、出力端ＯＵＴの負荷容量が急速に充電され、
出力端単ＯＵＴに”１”レベルの信号が出力される。こ
の際、ＮＰＮバイポーラトランジスタ４４のベース−エ
ミッタ間を抵抗により接続しているため、十分な時間を
経れば、ハイレベルは電源電位に落ち着く。

第５図は、本発明を２人力ＮＯＲゲート回路に実施した
場合の構成を示す回路図である。

電源電位ＶＤＤとＮＰＮ　）ランジスタ５４のベースと
の間にＰチャネルＭＯＳ）ランジスタ５１とＰチャネル
ＭＯＳトランジスタ５１″とが直列に接続されている。

これらのＰチャネルＭＯＳ）ランジスタ５１のゲートと
ＰチャネルＭｏＳトランジスタ５１′のゲートとは、そ
れぞれ入力端ＩＮＩとＩＮに接続されている。入力端Ｉ
ＮＩには、ＮチャネルＭＯＳ）ランジスタ５２とＮチャ
ネルＭＯＳトランジスタ５３とのゲートが、入力端ＩＮ
２には、ＮチャネルＭＯＳ）ランジスタ５２′とＮチャ
ネルＭＯＳトランジスタ５３−とのゲートが接続されて
いる。ＮＰＮバイポーラトランジスタ５４のベースと接
地電位ＶＳＳとの間には、ＮチャネルＭＯＳトランジス
タ５２とＮチャネルＭＯＳトランジスタ５２゛とが並列
に接続されている。また、ＮＰＮバイポーラトランジス
タ５４のエミッタと接地電位ＶＳＳとの間には、Ｎチャ
ネルＭＯＳトランジスタ５３とＮチャネルＭＯＳトラン
ジスタ５３′とが並列に接続されている。そして、ＮＰ
Ｎバイポーラトランジスタ５４のベース−エミッタ間に
は、インピーダンス素子、この場合は抵抗が挿入されて
いる。

このように第２図に示した論理回路は、第４図、第５図
に示すように、他人力ゲートへの拡張が容易にできる。

また、単なる他人力ゲートのみならず、任意のＣＭＯ３
論理ゲートに対し、対応する論理ゲートを構成すること
が容易にできる。

次に、インピーダンス素子としてＰＭＯＳトランジスタ
による負荷抵抗を用いた場合（第３図の場合）について
説明する。

入力端ＩＮに供給される信号が”ｌ°レベルから００”
レベルに切り替わるとＰチャネルＭＯＳトランジスタ１
１がオン状態になり、ＮチャネルＭＯＳトランジスタ１
２とＮチャネルトランジスタ１３はオフ状態になる。こ
れによりインピーダンス素子であるＰチャネルＭＯＳト
ランジスタ１７とＮＰＮバイポーラトランジスタ１４の
ベースに電流が供給される。その際、入力信号が”１”
レベルから°０°レベルに切り替わった当初は、ＮＰＮ
／＜イボーラトランジスタ１４のベース電位は接地電位
ＶＳＳになっているから、ＰチャネルＭＯＳトランジス
タ１７は、ゲート−ソース間電圧がしきい値電圧をこえ
た時点でオンするため、抵抗素子を使う際よりも分流成
分が小さくなる。以上の結果、ＮＰＮバイポーラトラン
ジスタ１４がオン状態になり、そのエミッタ電流により
、出力端ＯＵＴの負荷容量が急速に充電され、出力端Ｏ
ＵＴに”１°レベルの信号が出力される。この場合、Ｎ
ＰＮバイホーラトランジスタ１４のベース−エミッタ間
には、ゲート電圧が接地電位になっているＰチャネルＭ
ＯＳトランジスタ１７が挿入しであるため、　１ルベル
はＰチャネルＭＯＳトランジスタ１１のソースに接続さ
れている電源電位までフルスウィングする。

以上、第１図乃至第５図に示したような回路構成にすれ
ば、３．３ｖ程度もしくはそれ以下の低電圧電源で動作
させる場合、ベース蓄積電荷の引き抜き素子として、抵
抗のみ、あるいはＰチャネルＭＯＳトランジスタによる
抵抗のみ、あるいは入力信号がゲートに入るＮＭＯＳ）
ランジスタのどちらか一方だけを用いるだけよりも高速
動作を確保することができ、しかも、ＣＭＯＳなみのゲ
ート消費電力で済み、かつ、ＤＣ的に０１′″レベルは
フルスウィングするため、誤動作を生じに＜＜、次段ゲ
ートのリーク電流を生じないという利点がある。

口発明の効果］以上説明したように、本発明によれば、低電源電圧にお
いても高速で、かつ、低消費電力であり、論理振幅がフ
ルスウィングするような論理ゲートを提供することがで
きる。

【図面の簡単な説明】

第１図乃至第５図は、本発明に係る論理ゲートの構成を
示す回路図、第６図杓−乃至第８図柑畔は、従来の技術
による論理ゲートの構成を示す回路図である。１１・・・ＰチャネルＭＯＳトランジスタ、１２・・・
ＮチャネルＭＯＳトランジスタ、ｌ３・・・Ｎチャネル
ＭＯ８）ランジスタ、１４・・・ＮＰＮバイポーラトラ
ンジスタ、１５・・・インピーダンス素子、１Ｂ・・・抵抗、１７・・・ＰチャネルＭＯＳトランジスタ。

Claims

【特許請求の範囲】

（１）入力端と、出力端と、第１の電位にコレクタが接続され、前記出力端にエミッ
タが接続されたバイポーラトランジスタと、ゲートが前記入力端に接続され、ソースが第２の電位に
接続され、かつ、ドレインが上記バイポーラトランジス
タのベースに接続された第１導電型のＭＯＳトランジス
タと、ゲートが前記入力端に接続され、ドレインが前記バイポ
ーラトランジスタのベースに接続され、かつ、ソースが
第３の電位に接続された第２導電型のＭＯＳトランジス
タと、ゲートが前記入力端に接続され、ドレインが前記出力端
に接続され、かつ、ソースが前記第３の電位に接続され
た第２導電型の第３のＭＯＳトランジスタと、一方が前記バイポーラトランジスタのベースに接続され
、他方が前記出力端に接続されたインピーダンス素子を
具備することを特徴とする論理ゲート。
（２）前記インピーダンス素子が、ゲートが前記第３の
電位に接続された第１導電型のＭＯＳトランジスタであ
る前記請求項（１）記載の論理ゲート。
（３）前記インピーダンス素子が、ピンチ抵抗により実
現された前記請求項（１）記載の論理ゲート。