JPH04160543A

JPH04160543A - キャッシュ装置

Info

Publication number: JPH04160543A
Application number: JP2286284A
Authority: JP
Inventors: Satoshi Kobayashi; 智小林
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-10-24
Filing date: 1990-10-24
Publication date: 1992-06-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、密結合マルチプロセッサシスナム等の中央
処理装置（ＣＰＵ）におけるキャッシュ装置の構成に関
するものである。

［従来の技術］第３図は、従来の密結合マルチプロセッサシステムの概
要を示すブロック図であり、（１）は主記憶装置（ＭＭＵ）、（２）は中央処理装置
（ＣＰＵ）、（３）は主記憶装置（１）と中央処理装置
（２）との間のデータ転送を行うためのシステムバスで
ある。　　　　　゛第４図は、中央処理装置（２）内の
構成を示すブロック図であり、（４）はデータ処理を実行する基本処理装置（ＢＰＵ）
、（５）は主記憶装置（１）内のデータを一時的に保持
するストアイン型キャッシュブロックであり、ここでは
、８つのブロックから構成されていることを示す。

（６）は基本処理装置（４）とキャッシュブロック（５
）の間のデータ転送をするためのキャッシュデータバス
を示す。

第５図は、主記憶装置（１）内の主記憶Ｒ’シンク成と
各キャッシュブロック構成の関係を示す構成図であり、
主記憶装置（１）の複数のブロックからひとつのバンク
（ブロック群）が構成され、８つのバンクがキャッシュ
ブロック（５）のそれぞれに対応することを示す。

第６図は、キャッシュブロック（５）内の機能ブロック
を示したブロック図であり、（７）はキャッシュ内のデータを管理するタグアレー部
、（８）は主記憶装置（１）からフェッチしたデータ及び
基本処理装置（４）からの変更内容を保持するデータア
レー部を示す。

第７図は、タグアレー部（７）の内部を示すブロック図
であり、（９）はキャッシュブロック（５）内のデータのアドレ
ス及びデータの有効性等を保持するためのタグアレー、（１０）はタグアレー（９）の４つのセットから同時に
読み出されるアドレスと、キャッシュアクセスアドレス
の対応部分を比較するタグアドレス比較部、（１１）はタグアドレス比較部（１０）からの−致信号
を用いてデータアレー部（８）からの読み出しデータを
選択するデータアレー読み出し制御部、（１２）はキャッシュブロック（５）のブロック番号を
保持するブロック番号保持部、（１３）は基本処理装置（４）からの主記憶アクセスア
ドレスを保持する基本処理装置アドレスレジスター、（１４）は他系中央処理装置からのキャッシュ無効化要
求アドレスを保持するキャッシュ無効化アドレスレジス
ターであり、（１５）は基本処理装置アドレスレジスター（１３）か
キャッシュ無効化アドレスレジスター（１４）のいずれ
かをタグアレー（９）の読み出しアドレスとするタグア
ドレス選択回路、（１６）はタグアドレス選択回路（１５）によって選択
されたアドレスのブロック番号相当部分とブロック番号
保持部（１２）の内容とを比較し、当該アドレスが自キ
ャッシュブロック（５）に対するものか否かを判定する
ブロック番号比較部、（１７）はデータアレー部（８）
のデータを主記憶装置（１）に書き戻す際にストアバッ
クアドレスを保持するするストアバックアドレスレジス
ター、（１８）は主記憶装置（１）からデータをブロックフェ
ッチする際にブロックフェッチアドレスを保持するため
のブロックフェッチアドレス保持部を示す。

第８図は、データアレー部（８）の内部構成を示したブ
ロック図であり、（１９）は主記憶装置（１）からのフェッチデータを保
持する２ボート読み出し機能付きデータアレー、（２０）は主記憶装置（１）からのフェッチデータをデ
ータアレー（１９）の４つのセットに振り分けたり、逆
に主記憶装置（１）への書き戻しデータをデータアレー
（１９）の４つのセットから選択する主記憶データ選択
回路、（２１）は基本処理装置（４）からのストアデータをデ
ータアレー（１９）の４つのセットに振り分けたり、逆
に基本処理装置（４）への読み出しデータをデータアレ
ー（１９）の４つのセットから選択する基本処理装置デ
ータ選択回路、（２２）は主記憶装置（１−）からのフ
ェッチデータを保持したり、主記憶装置（１）またはデ
ータアレー（１９）からの読み出しデータに、基本処理
装置（４）からの書き込みデータを埋め込むためのマー
ジレジスター、（２３）はデータアレー（１９）のデータを主記憶装置
（１）へ書き戻す際に、書き込みデータを一時保存する
ストアバックデータレジスター、（２４）は主記憶装置
（１）からのフェッチデータをデータアレー（１９）へ
書き込むと同時に基本処理装置（４）へも転送するため
のフェッチデータ通過回路である。

次に動作について説明する。

中央処理装置（例えばＣＰＵ　１　）はシステムバス（
３）によって主記憶装置（１）及び他糸中央処理装置（
例えばＣＰＵ２．３、・・、ｎ）とデータの授受を行い
ながらデータ処理を実行する。

中央処理装置（２）の内部では、主記憶装置、（１）内
のデータの写しを複数のキャッシュブロック（５）に保
持することによって、低速の主記憶装置（１）へのアク
セス頻度を減らすと同時に、システムバス（３）利用の
競合を減らして、基本処理装置（４）によるデータ処理
速度を維持している。

主記憶装置（１）は８つの独立に動作可能なブロック群
（バンクＯ１１、・・、７）に分かれており、それぞれ
のバンクに対応して、キャッジゴブロック（５）が設け
られている。これによって、主記憶装置内のデータブロ
ック番号０，８，１６、、、（バンクＯ）とキャッシュ
ブロックＣ０間、データブロック番号１．．９．１７．
、−　　（バンク１）とキャッシュブロックＣ１間等で
化データバンクとは独立にデータ転送を実行出来る。

一方、キャッシュブロック（５）はタグアレー部（７）
とデータアレー部（８）とに大きく分割できる。基本処
理装置（４）が主記憶装置（１）内のデータをフェッチ
する場合には、フェッチアドレスをキャッシュバス（６
）上に出力すると同時に、主記憶データフェッチ要求を
全キャッシュブロック（５）へ送出する。各キャッシュ
ブロック（５）内のタグアレー部（７）は、キャッシュ
バス（６）上のフェッチアドレスを用いて同時にそれぞ
れのデータアレー部（８）におけるデータの有無を調べ
、データが存在した場合には、当該キャッシュブロック
（５）のデータアレー部（８）からキャッシュバス（６
）上へフェッチデータを出力する。いずれのキャッシュ
ブロック（５）にもデータが存在しない場合には、フェ
ッチアドレスのブロック番号部に対応するキャッシュブ
ロック（５）が主記憶装置（１）へシステムバス（３）
を利用してデータフェッチ要求を送出する。

以上が、システムの概略であるが、以下に詳細に説明す
る。

まず、基本処理装置（４）からのフェッチ要求処理の様
子を、第７図及び第８図を用いて説明する。基本処理装
置（４）からキャッシュバス（６）へ出力されたフェッ
チアドレスは、タグアレー部（７）の基本処理装置アド
レスレジスター（１３）に保持される。基本処理装置ア
ドレスレジスター（１３）に保持されたフェッチアドレ
スはタグアドレス選択回路（１５）を経由してタグアレ
ー（９）の４つのセットを同時に読み出す。この読み出
しアドレスは、同時にデータアレー部（８）のデータア
レーをも読みだす。タグアレー（９）の４つのセットか
ら同時に読み出されたアドレスとタグアドレス選択回路
（１５）から出力されるアドレスの対応する部分をタグ
アドレス比較部（１０）で比較し、比較結果をデータア
レー読み出し制御部（１１）に入力する。

一方、タグアドレス選択回路（１５）から出力されるア
ドレスのブロック番号部とブロック番号保持部（１２）
の内容をブロック番号比較部（１６）で比較し、この比
較結果もデータアレー読み出し制御部（１１）に入力す
る。

データアレー読み出し制御部（１１）は以上の比較結果
をもとに、基本処理装置（４）からのフェッチアドレス
が自キャッシュフ゛ロック（５）に対応し、かつタグア
レー（９）内に対応する有効なアドレスが保持されてい
る場合に、当該アドレスが保持されているセットと同一
のセット番号のデータアレー（１９）から読み出される
データをキャッシュバス（６）へ出力するように、基本
処理装置データ選択回路（２１）を制御する。

もし、いずれのキャッシュブロック゛（５）も有効なフ
ェッチデータを保持していない場合には、ブロック番号
保持部（１２）の内容とタグアドレス選択回路（１５）
から出力されるアドレスのブロック番号部が一致するキ
ャッシュブロック（５）が主記憶装置（１）へフェッチ
リクエストを出す。この場合、タグアドレス選択回路（
１５）から出力されるアドレスをブロックフェッチアド
レス保持部（１８）へ移し、ここからシステムバス（３
）へブロックフェッチアドレスを送出する。

主記憶装置（１）からフェッチされ、システムバス（３
）へ出力されたデータは、−旦マージレジスター（２２
）へ保持した後、データアレー（１９）へ書き込むと同
時に、フェッチデータ通過回路（２４）を経由してキャ
ッシュバス（６）へ出力される。データアレー（１９）
への書き込みに際しては、タグアレー（９）内のＬＲＵ
　（Ｌｅａ゛ｓｔ　　Ｒｅｃｅｎｔｌｙ　　Ｕｓｅｄ）
制御情報をもとに、データアレー読み出し制御部（１１
）が主記憶データ選択回路（２０）によってデータアレ
ー（１９）の書き込みセットを選択する。

次に、他系中央処理装置（ＣＰ　’Ｕ　２　、）が自系
中央処理装置（ＣＰＵＩ）のキャッシュブロック（５）
内データに書き込みを行う場合の自系キャッ゛シュブロ
ック（５）の動作について説明する。

たとえば、他系中央処理装置（ＣＰＵ２）が主記憶装置
（１）内のデータに書き込みを行う場合には、まず、書
き込みアドレスをシステムバス（３）上に送出し、他の
中央処理装置（ＣＰＵＩ、３、・・、ｎ）内の当該デー
タブロックの無効化を要求する。この無効化アドレスは
、各自系中央処理装置（ＣＰＵＩ、３、・・、ｎ）のタ
グアレー部（７）のキャッシュ無効化アドレスレジスタ
ー（１４）に保持される。この後、キャッシュ無効化ア
ドレスは、タグアドレス選択回路（１５）を経由してタ
グアレー（９）の４つのセットを同時に読み出す。タグ
アレー（９）から読み出され゛た４つのアドレスは、タ
グアドレス比較部（１０）によってタグアドレス選択回
路（１５）から出力されるアドレスの対応部分と同時に
比較され、比較結果がデータアレー読み出し制御部（１
１）に入力される。

以上の結果から、データアレー読み出し制御部（１１）
は、無効化すべきデータが自系キャッシュブロック（５
）に存在するか否かを判定する。

この結果、無効化すべきデータが自系キャッシュブロッ
ク（５）に存在していて、かつ、そのデ−夕が主記憶装
置（１）から読み込んでタグアレー（９）に記憶して以
降、自系中央処理装置内では、いまだ変更がない未変更
のデータである場合には、タグアレー（９）の当該セッ
ト内対応エントリーを無効化する。

もし、無効化すべきデータが自系キャッシュブロック（
５）に存在していて、かつ、そのデータが主記憶装置（
１）から読み込んでタグアレ−（９）に記憶して以降、
自系中央処理装置内で変更があった変更済みのデータで
ある場合には、当該セット番号とおなしセット番号のデ
ータアレー（１９）の対応データをシステムバス（３）
へ出力した後に、タグアレー（９）の当該セット内対応
エントリーを無効化する。

当該データのシステムバス（３）への出力に際しては、
主記憶データ選択回路（２０）によってデータアレー（
１９）の当該データを選択し、選択結果をストアバック
データレジスター（２３）に保持する一方、タグアドレ
ス選択回路（１５）の出力をストアバックアドレスとし
てストアバラクアドレスレジスター（１７）へ保持する
。自系キャッシュブロック（５）は、これらストアバッ
クアドレスレジスター（１７）とストアバックデータレ
ジスター（２３）の内容をシステムバス（３）上に送出
することによって、主記憶装置（１）内のデータの更新
を行うと同時に、他系中央処理装置へ変更後のデータを
転送する。

［発明が解決しようとする課題］従来のキャッシュ装置は以上のように構成されているた
め、（１）データを基本処理装置へ出力する処理において、
その都度、タグアレーを参照する必要があった。

（２）更に、連続したデータブロックを必要とする処理
において、その都度各キャッシュブロックに必要なデー
タのアドレスを与えブロックフェッチを実行する必要が
有った。

（３）また、基本処理装置によるブロックフェッチデー
タの使用と、他系中央処理装置によるキャッシュ無効化
要求処理を逐次実行しなければならなかった。

この発明は、上記の問題点を解消するためになされたも
ので、（１）データブロックを基本処理装置へ出力する処理に
おいて、その都度、タグアレーを参照する必要がなく、（２）また、基本処理装置が必要とする長さのデータを
、基本処理装置からの１回のフェッチ要求によって自動
的にフェッチすることができ、（３）また、ブロックフ
ェッチデータの基本処理装置への転送と、他系中央処理
装置によるキャッシュ無効化処理を同時に実行でき、（４）更に、上記（１）、（２）（３）を、同時に達成
できるキャッシュ装置を得ることを目的とする。

［課題を解決するための手段］第一の発明によるキャッシュ装置は、（ａ１）主記憶装置へのブロックフェッチアドレスを保
持するブロックフェッチアドレス保持部と（ｂ１）ブロ
ックフェッチしたデータを一時的に保持するブロックフ
ェッチデータ保持部とを設け（ａ２）ブロックフェッチ
アドレス保持部の有効性を示す有効ビット保持部を設け
、（ａ４）基本処理装置からのデータフェッチ要求アドレ
スとブロックフェッチアドレスを比較するアドレス比較
部とを設け、（ｂ２）上記フェッチアドレス比較部の比較の結果、両
者が一致した場合には、ブロックフェッチデータ保持部
の内容を基本処理装置へ出力するフェッチデータ通過手
段を設けたものである。

第二の発明によるキャッシュ装置は、基本処理装置からのフェッチ要求にデータ長を付加する
と共に、各キャッシュブロック毎にフェッチアドレスと
データ長から自キャッシュブロック用フェッチアドレス
を計算するアドレス計算部を設けたものである。すなわ
ち、（ａ１）主記憶装置のブロック群に対応する自キャッシ
ュブロックのブロック番号を保持するブロック番号保持
部と、（ａ２）基本処理装置からキャッシュブロックへ与えら
れた主記憶装置のアクセスアドレスを保持する基本処理
装置アドレスレジスターと、（ａ３）基本処理装置から
キャッシュブロックへ与えられたデータ長を保持するデ
ータ長保持部を設け、（ａ４）上記アクセスアドレスとデータ長とブロック番
号から自キャッシュブロックへのアクセスか否かを判定
し、自キャッシュブロックへのアクセスの場合には自キ
ャッシュブロック用データアドレスを計算するフェッチ
アドレス計算部を、設けたものである。

第三の発明によるキャッシュ装置は、（ａ１）基本処理装置からのアクセスアドレスとと主記
憶装置のブロック群に対応する自キャッシュブロックの
ブロック番号から自キャッシュブロックへのアクセスか
否かを判定し、自キャッシュブロックへのアクセスの場
合には自ギャッシ並ブ０ツク用データアドレスを計算す
るフェッチアドレス計算部と、（ａ２）キャッシュ無効化要求に基づき生成されたキャ
ッシュ無効化アドレスと上記ブロック番号から、キャッ
シュ無効化要求が自キャッシュブロックの無効化を要求
しているか否か判定し、自キャッシュブロックへのアク
セスの場合には自キャッシュブロックへの無効化アドレ
スを計算する無効化アドレス計算部を設けたものである
。

第四の発明によるキャッシュ装置は、上記第一から第三の発明を結合したものである。

［作用］第一の発明に係るキャッシュ装置は、データアレー（１
９）にデータを記憶するとともに最後に入力されたデー
タはブロックフェッチデータ保持部に（３３）に記憶し
ておくことにより、このブロックフェッチデータ保持部
（３３）に記憶したデータと同一アドレスのアクセス要
求があり、かつ、このデータが有効ビット保持部（３０
）の内容により有効である場合にはタグアレー（９）・
を検索しないでデータを基本処理装置（４）へ送れる。

この発明におけるフェッチアドレス比較、部（３１）は
、ブロックフェッチアドレス保持部のアドレスと基本処
理装置からのフェッチアドレスを比較し、一致した場合
には、タグアレーを調べることな（ブロックフェッチデ
ータ保持部のデータを基本処理装置へ送出する。

第二の発明に係るキャッシュ装置は（ブロック番号保持
部（１２）と基本処理装置アドレスレジスター（１３）
とデータ長保持部（２６）の内容から、それぞれのキャ
ッシュブロック（５）が自分のキャッシュブロックに関
係する要求かを計算するフェッチアドレス計算部（２７
）を設け、各キャッシュブロック（５）が基本処理装置
からのフェッチアドレスとデータ長から自キャッシュブ
ロック内アドレスを求め、自キャッシュブロック内に有
効なデータが存在しない場合には、各キャッシュブロッ
ク（５）が自動的にブロックフェッチを実行する。した
がって、データ長をプロラフ長の２倍に指定すれば、２
個のキャッシュブロック（５）がデータを同時に準備で
き、３倍のデータ町を指定すれば３個のキャッシュブロ
ック（５）がデータを同時に準備できることになる。

第三の発明に係るキャッシュ装置は、アドレス゛計算部
としてフェッチアドレス計算部（２７）と無効化アドレ
ス計算部（２８）を設け、基本処理装置からの要求用と
、他系中央処理装置からのキャッシュ無効化要求用に、
アドレス計算部を独立にふたつ設けることによって、基
本処理装置からのブロックフェッチデータ転送処理と、
キャッシュ無効化処理とを同時に実行出来るようにした
。

第四の発明に係るキャッシュ装置は、上記第一〜第三の
発明を結合したものである。すなわち、（１）最新のデ
ータとそのアドレスを記憶しておくことにより、そのデ
ータが有効であるかぎり、要求があれば、タグアレーを
参照しないでそのデータを出力でき、（２）また、アクセスアドレスとデータ長を保持するの
で基本処理装置が必要とする長さのデータを、基本処理
装置からの１回のフェッチ要求によって自動的にフェッ
チすることができ、（３）また、アドレス計算部を二重
化したのでブロックフェッチデータの基本処理装置への
転送と、他系中央処理装置によるキャッシュ無効化処理
を同時に実行できるようにしたものである。

［実施例］以下、この発明の一実施例を図について説明する。

第１図はこの実施例におけるタグアレー部（７）の構成
を示すブロック図であり、（９）はタグアレー、（１０）はタグアドレス比較部、（１１）はデータアレー読み出し制御部、（１２）はブ
ロック番号保持部、（１３）は基本処理装置アドレスレジスター、（１４）
はキャッシュ無効化アドレスレジスター（１６）はタグ
アドレス選択回路、（１７）はストアバックアドレスレジスター、覧（１８
）はブロックフェッチアドレス保持部、（２５）は基本
処理装置（４）からのフェッチリクエスト受信時に、フ
ェッチデータ長を受は取るためのデータ長保持部、（２６）はキャッシュ無効化要求に対する既定の無効化
データ長を保持するデータ長保持部、（２７）は基本処
理装置アドレスレジスター（１３）、データ長保持部（
２５）及びブロック番号保持部（１２）の内容から、基
本処理装置（４）からのフェッチリクエストが自キャツ
シコ〜フ゛ロックへのアクセスを必要としているか否か
判定すると同時に、自キャッシュブロックへのアクセス
アドレスを計算するフエチアドレス計算部、（２８）は
キャッシュ無効化アドレスレジスター（１４）、データ
長保持部（２６）及びブロック番号保持部（１２）の内
容から、キャッシュ無効化要求が自キャッシュブロック
の無効化を要求しているか否か判定すると同時に、自キ
ャッシュブロックへの無効化アドレスを計算する無効化
アドレス計算部、（２９）は処理中のリクエストに対応するアドレス計算
部（２７）又は（２８）からのアドレス有効信号を選択
する有効信号選択回路、（３０）はブロックフェッチアドレス保持部（１８）の
有効性を示す内容を保持する有効ビ・ン１〜保持部、（３１）はブロックフェッチアドレス保持部（１８）内
のアドレスとフェッチアドレス計算部（２７）のアドレ
ス出力を比較し、一致した場合にデータアレー（１９）
内のデータではなく、直前のブロックフェッチデータを
出力するように制御するフェッチアドレス比較部、（３２）はブロックフェッチアドレス保持部（１８）内
のアドレスと無効化アドレス計算部（２８）のキャッシ
ュ無効化アドレスを比較し、一致した場合に有効ビット
保持部（３０）の内容を無効化する無効化アドレス比較
部である。

第２図はこの実施例におけるデータアレー部（８）の構
成を示すブロック図であり、（１９）はデータアレー、（２０）は主記憶データ選択回路、（２１）は基本処理装置データ選択回路、（２２）はマ
ージレジスター、（２３）はストアバックデータレジスター、（２４）は
フェッチデータ通過回路、（３３）はブロックフェッチしたデータを一時的に保持
するブロックフェッチデータ保持部である本実施例にお
いて、基本処理装置（４）が主記憶装置（１）からデー
タをフェッチする場合の動作について説明する。また、
具体例として、基本処理装置（４）の処理単位を６４ビ
ツトとし、システムバス（３）とキャッシュデータバス
（６）の転送単位、及び、主記憶装置（１）のブロック
サイズも６４ビツトであるものとする。以下、この６４
ビツトを既定のデータ長という。

まず、第一の発明について主として説明する。

基本処理装置（４）は、キャツシコーパス（６）へフェ
ッチアドレスを出力すると共に全ギヤ・ソシュブロツク
へ、必要とするデータ長とフエツチリクエストを送出す
る。ここで、データ長は、例えば、既定のデータ長（６
４ビツト）でも良いし、あるいは、それ以上のデータ長
でも良い（例えば、１２８ビツト、２５６ビツト等）。

キャッシュブロック（５）は基本処理装置（４）から送
出されたフェッチアドレスを基本処理装置アドレスレジ
スター（１３）に保持し、データ長をデータ長保持部（
２５）に保持する。

基本処理装置アドレスレジスター（１３）とデータ長保
持部（２５）の内容からアドレス計算部（２７）は基本
処理装置（４）が要求しているデータのアドレス範囲を
求め、ブロック番号保持部（１２）の値がこのアドレス
範囲に当てはまるか否かをチエツクする。例えば、フェ
ッチアドレスが、第５図のブロック０を先頭とするアド
レスであり、データ長が６４ビツトであれば、キャッシ
ュブロック（ＣＯ，）は、自己のブロックに関する要求
であると判断する。キャッシュブロック（０１〜Ｃ７）
は、自分に関係ない要求であると判断する。

自己のキャッシュブロック（５）に当てはまる場合には
（この例ではＣＯ）、自キャッシュブロック（５）に相
当するブロックアドレスを計算し、タグアドレス選択回
路（１６）に人力すると同時に、アドレスが有効である
旨をデータアレー読み出し制御部（１１）へ報告する。

タグアドレス選択回路（１６）から出力されるアドレス
のタグアドレス部を用いてタグアレー（９）から読み出
されたアドレスとタグアドレス選択回路（１６）から出
力されるアドレスの対応部分によって、タグアドレス比
較部は基本処理装置（４）から要求されたデータの有無
を調べる。

データが存在する場合、データアレー読み出し制御部（
１１）は、データアレー（１９）の該当するセットから
データをキャッシュバス（６）へ出力させる。

データが存在しない場合には、タグアドレス選択回路（
１６）のアドレス出力がブロックフェッチアドレス保持
部（１８）に保持され、主記憶装置（１）へブロックフ
ェッチ要求が送出されると共にブロックフェッチアドレ
ス保持部（１８）内のアドレスがシステムバス（３）へ
出力される。

この時点で有効ビット保持部（３０）の内容は無効化さ
れ、ブロックフェッチデータ保持部（３３）の内容が無
効であることが示される。

主記憶装置（１）がデータフェッチを完了し、システム
バス（３）へデータが出力されると、キャッシュブロッ
ク（５）はマージレジスター（２２）へフェッチデータ
を保持する。マージレジスター（２２）のデータは、主
記憶データ選択回路（２０）を通して該当するデータア
レーのエントリーに書き込まれると同時に、フェッチデ
ータ通過回路（２４）を通してキャッシュバス（６）へ
直接出力される。

又、このタイミングで、ブロックフェッチデータ保持部
（３３）はマージレジスター（２２）の出力を保持し、
有効ビット保持部（３０）の内容を有効にする。

基本処理装置（４）のデータ処理が進んで次のデータが
必要になった場合には、基本処理装置（４）は当該デー
タのアドレスを指定すると共にフェッチリクエストを送
出する。キャッシュブロック（５）は、このアドレスを
基本処理装置アドレスレジスター（１３）に取り込み、
アドレス計算部（２７）によってブロック用アドレスを
計算する。このブロック用アドレスとフ゛ロックフェッ
チアドレス保持部（１８）の内容をアドレス比較部（３
１）で比較し、両者が一致した場合には、キャッシュブ
ロック（５）はタグアレー（９）を調べることな（、ブ
ロックフェッチデータ保持部（３３）の内容をキャッシ
ュバス（６）へ出力する以上の処理においてはタグアレ
ー（９）が使用されないため、高速アクセフが可能にな
る。

以上のように、第一の発明は、複数のバンクに分割され
た主記憶装置のデータを一時的に保持するキャッシュ装
置で、主記憶装置の各バンク対応に独立にデータを管理
できるタグアレー部とデータアレー部を備えた複数のキ
ャッシュブロックからなるキャッシュ装置において、各キャッシュブロックへのアクセスアドレス、データ長
及び自キャッシュブロックのブロック番号から自キャッ
シュブロックへのアクセスか否かを判定し、自キャッシ
ュブロックへのアクセスの場合には自キャッシュブロッ
ク用データアドレスを計算するアドレス計算部と、主記憶へのブロックフェッチアドレスとブロックフェッ
チデータ及びそれらの有効性を一時的に保持するブロッ
クフェッチアドレス保持部、ブロックフェッチデータ保
持部及び有効ビット保持部と、有効なブロックフェッチアドレス保持部の内容とアドレ
ス計算部の出力とを比較し、一致した場合にタグアレー
を調べることなくブロックフェッチデータ保持部のデー
タをフェッチデータとして出力するように制御するアド
レス比較部とを備えたことを特徴とするキャッシュ装置
である。

次に、第二の発明について主に説明する。

基本処理装置（４）から送出されるフェッチアドレスは
基本処理装置（４）が処理に使用するデ−タブロックの
最初のアドレスを示し、基本処理装置（４）はこのアド
レスから既定の長さ（６４ビツト）のデータをキャッシ
ュバス（６）から取り込む。一方、フェッチリクエスト
とともに送出されるデータ長は、基本処理装置（４）が
取り込む既定の取り込みデータ長よりも長い値を指定で
きる。これによって、基本処理装置（４）は必要な長さ
のデータを各キャッシュブロックにあらかじめブロック
フェッチさせることが出来る。

例えば、ブロックＯの先頭から１２８ビット読み込む要
求があるとキャッシュブロック（Ｃｏ−Ｃ７）のうちＣ
ＯとＣ１のフェッチアドレス計算部（２７）が自己に関
係する要求であると判断する。Ｃ２〜Ｃ７のフェッチア
ドレス計算部（２７）は、自己に無関係であると判断す
る。そして、キャッシュブロックＣＯは、ブロック０を
準備し、Ｃ１はブロック１を準備する。

しかし、Ｃ１は、この場合、基本処理装置（４）がキャ
ッシュバス（６）から取り込む既定の取り込みデータ長
を越えた部分のデータを保持する３６　　　　　・キャッシュブロックであり、主記憶装置（１）からフェ
ッチしたデータをデータアレー（１９）とブロックフェ
ッチデータ保持部（３３）に保存するだけで、キャッシ
ュバス（６）へのデータ出力は行わない。

基本処理装置（４）のデータ処理が進んでブロックＯの
６４ビツトの処理を終え、次に既定の取り込みデータ長
を越えた部分のデータが必要になった場合には（つまり
、ブロック１の６４ビツトが必要になった場合には）、
基本処理装置（４）は当該データのアドレス（ブロック
１のアドレス）を指定すると共に既定の取り込みデータ
長（劉４ビット）を指定してフェッチリクエストを送出
する。キャッシュブロック（５）は、このアドレスと取
り込みデータ長をそれぞれ基本処理装置アドレスレジス
ター（１３）とデータ長保持部（２５）に取り込み、フ
ェッチアドレス計算部（２７）によってブロック用アド
レスを計算する。このブロック用アドレスとブロックフ
ェッチアドレス保持部（１８）の内容をアドレス比較部
（３ｔｉ）で比較し、両者が一致した場合には、キャッ
シュブロック（５）はタグアレ−（９）を調べることな
く、ブロックフェッチデータ保持部（３３）の内容をキ
ャッシュバス（６）へ出力する。この例では、すでにブ
ロック１のデータは一つ前の要求で準備されているので
、ブロックフェッチデータ保持部（３３）の内容をその
まま出力すればよく、高速な処理が期待できる。

次に、第三の発明について主に説明する。

たとえば、他系中央処理装置（ＣＰ、Ｕ２）が主記憶装
置（１）内のデータに書き込みを行う場合には、まず、
書き込みアドレスをシステムバス（３）上に送出し、他
の中央処理装置（ＣＰＵＩ、３、・・、ｎ）内の当該デ
ータブロックの無効化を要求する。この無効化アドレス
は、各自系中央処理装置（ＣＰＵＩ、３、・・、ｎ）の
タグアレー部（７）のキャッシュ無効化アドレスレジス
ター（１，４）に保持される。

また、既定のキャッシュ無効化ブロックデータ長を保持
するデータ長保持部（２６）の内容と共に無効化アドレ
ス計算部（２８）によって、自キャッシュブロック用無
効化アドレスを求める。このアドレスでタグアドレス選
択部（１６）を通してタグアレー（９）を調べ、該当エ
ントリーを無効化する。

このように、第三の発明はアドレス計算部を、基本処理
装置からの要求用と、他系中央処理装置からのキャッシ
ュ無効化要求用に、独立にふたつ設けることによって、
基本処理装置からのブロックフェッチデータ転送処理と
キャッシュ無効化処理とを同時に実行出来るようにした
ものである。

また、アドレス比較部を、基本処理装置からの要求用と
他系中央処理装置からのキャッシュ無効化要求用に、独
立にふたつ設け、基本処理装置からの要求を処理するフ
ェッチアドレス比較部（３１）からの一致信号によって
ブロックフェッチデータ保持部から基本処理装置へデー
タを転送し、キャッシュ無効化要求を処理する無効化ア
ドレス比較部（３２）からの一致信号によってブロック
フェッチデータ保持部の有効ビット保持部の内容を無効
化するようにしたものでもある。

更に、キャッシュ無効化要求用アドレスに対応するデー
タ長として、既定のデータブロック長を保持するデータ
長保持部（２６）を備え、キャッシュ無効化要求受信時
に各キャッシュブロックが独立に自己のキャッシュ無効
化を実行できるようにしたものである。

最後に、第四の発明に係るキャッシュ装置は、第１図と
第２図に描かれた要素を有しているキャッシュブロック
（５）を複数布するキャッシュ装置である。

なお、上記実施例では、本装置が、どのような形態で実
現できるか記載していないが、システムボードとして実
現しようが、１チツプ半導体として実現しようが、ある
いは、その全部または一部をソフトウェアで実現しよう
が構わない。

また、上記実施例では、データ長やブロック長が６４ビ
ツトの場合や、キャッシュブロック（５）が８個有る場
合を示したが、他の値であってもこの発明と同様な効果
を奏する。

［発明の効果］以上のように、この発明によれば、（１）最新のデータとそのアドレスを記憶しておくこと
により、そのデータが有効であるかぎり、要求があれば
、タグアレーを参照しないでそのデータを出力でき、（２）また、アクセスアドレスとデータ長を保持するの
で基本処理装置が必要とする長さのデータを、基本処理
装置からの１回のフェッチ要求によってあらかじめ必要
なデータを基本処理装置の処理に先行して独自にフェッ
チすることができ、（３）また、アドレス計算部を二重
化したのでブロックフェッチデータの基本処理装置への
転送と、他系中央処理装置によるキャッシュ無効化処理
を同時に実行できるようにしたので、キャッシュミスによる基本処理装置の処理速度低下を軽
減し、マルチプロセッサ構成におけるキャッシュ無効化
による基本処理装置の処理速度低下を軽減する高速処理
のキャッシュ装置が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明による一実施例によるタグアレー部を
示す図、第２図はこの発明による一実施例によるデータアレー部
を示す図、第３図は密結合マルチプロセッサシステムの構成例を示
すブロック図、第４図は中央処理装置内の構成例を示すブロック図、第５図は主記憶装置内のバンク構成とキャッシュブロッ
ク構成の関係を示す構成図、第６図はキャッシュブロック内の機能構成を示すブロッ
ク図、第７図は従来のキャッシュブロック内のタグアレー部を
示すブロック図、第８図は従来のキャッシュブロック内のデータアレー部
を示すブロック図である。（１）は主記憶装置、（２）は中央処理装置、（３）はシステムバス、（４）は基本処理装置、（５）はキャッシュブロック、（６）はキャッシュデータバス、（７）はタグアレー部、（８）はデータアレー部、（９）はタグアレー、（１０）はタグアドレス比較部、（１１）はデルタアレー読み出し制御部、（１２）はブ
ロック番号保持部、（１３）は基本処理装置アドレスレジスター、（１４）
はキャッシュ無効化アドレスレジスター（１５）はタグ
アドレス選択回路、（１６）はブロック番号比較部、（１７）はストアバックアドレスレジスター、（１８）
はブロックフェッチアドレス保持部、（１９）はデータ
アレー、（２０）は主記憶データ選択回路、（２１）は基本処理装置データ選択回路、（２２）はマ
ージレジスター、（２３）はストアバックデータレジスター、（２４）は
フェッチデータ通過回路、（２６）はデータ長保持部、（２７）はフェッチアドレス計算部、（２８）は無効化アドレス計算部、（３０）は有効ビット保持部、（３１）はフェッチアドレス比較部、（３２）は無効化アドレス比較部、（３３）はブロックフェッチデータ保持部である。なお、図中、同一符号は同一、又は相当部分を示す。以上

Claims

【特許請求の範囲】

（１）複数のブロック群に分割された主記憶装置と基本
処理装置の間にあって、主記憶装置のデータを一時的に
保持し、主記憶装置の各ブロック群対応に独立にデータ
をアクセス管理できる複数のキャッシュブロックからな
り、各キャッシュブロックは以下の要素を有することを
特徴とするキャッシュ装置、（ａ）以下の要素を有するタグアレー部、（ａ１）主記憶装置をアクセスするためのアドレスを保
持するブロックフェッチアドレス保持部、（ａ２）主記憶装置からデータを入力したとき有効とさ
れ、ブロックフェッチアドレス保持部の有効性を示す内
容を保持する有効ビット保持部、（ａ３）ブロックフェッチアドレス保持部内のアドレス
とキャッシュ無効化要求に基づくキャッシュ無効化アド
レスを比較し、一致した場合に上記有効ビット保持部の
内容を無効化する無効化アドレス比較部、（ａ４）これからアクセスしようとする主記憶装置のア
ドレスとブロックフェッチアドレス保持部の内容を比較
するフェッチアドレス比較部、（ｂ）以下の要素を有するデータアレー部、（ｂ１）主記憶装置から入力したデータを一時的に保持
するブロックフェッチデータ保持部、（ｂ２）上記フェッチアドレス比較部の比較の結果、両
者が一致した場合には、ブロックフェッチデータ保持部
の内容を基本処理装置へ出力するフェッチデータ通過手
段。
（２）複数のブロック群に分割された主記憶装置と基本
処理装置の間にあって、主記憶装置のデータを一時的に
保持し、主記憶装置の各ブロック群対応に独立にデータ
をアクセス管理できる複数のキャッシュブロックからな
り、各キャッシュブロックは以下の要素を有することを
特徴とするキャッシュ装置、（ａ）以下の要素を有するタグアレー部、（ａ１）主記憶装置のブロック群に対応する自キャッシ
ュブロックのブロック番号を保持するブロック番号保持
部、（ａ２）基本処理装置からキャッシュブロックへ与えら
れた主記憶装置のアクセスアドレスを保持する基本処理
装置アドレスレジスター、（ａ３）基本処理装置からキャッシュブロックへ与えら
れたデータ長を保持するデータ長保持部、（ａ４）上記基本処理装置アドレスレジスターに保持さ
れたアクセスアドレスと上記データ長保持部に保持され
たデータ長と上記ブロック番号保持部に保持されたブロ
ック番号から自キャッシュブロックへのアクセスか否か
を判定し、自キャッシュブロックへのアクセスの場合に
は自キャッシュブロック用データアドレスを計算するフ
ェッチアドレス計算部、（ｂ）主記憶装置からフェッチしたデータ及び基本処理
装置からの変更内容を保持するデータアレー部。
（３）複数のブロック群に分割された主記憶装置と基本
処理装置の間にあって、主記憶装置のデータを一時的に
保持し、主記憶装置の各ブロック群対応に独立にデータ
をアクセス管理できる複数のキャッシュブロックからな
り、各キャッシュブロックは以下の要素を有することを
特徴とするキャッシュ装置、（ａ）以下の要素を有するタグアレー部、（ａ１）基本処理装置からのアクセスアドレスとと主記
憶装置のブロック群に対応する自キャッシュブロックの
ブロック番号から自キャッシュブロックへのアクセスか
否かを判定し、自キャッシュブロックへのアクセスの場
合には自キャッシュブロック用データアドレスを計算す
るフェッチアドレス計算部、（ａ２）キャッシュ無効化要求に基づき生成されたキャ
ッシュ無効化アドレスと上記ブロック番号から、キャッ
シュ無効化要求が自キャッシュブロックの無効化を要求
しているか否か判定し、自キャッシュブロックへのアク
セスの場合には自キャッシュブロックへの無効化アドレ
スを計算する無効化アドレス計算部、（ｂ）主記憶装置からフェッチしたデータ及び基本処理
装置からの変更内容を保持するデータアレー部。
（４）複数のブロック群に分割された主記憶装置と基本
処理装置の間にあって、主記憶装置のデータを一時的に
保持し、主記憶装置の各ブロック群対応に独立にデータ
をアクセス管理できるタグアレー部とデータアレー部を
備えた複数のキャッシュブロックからなり、各キャッシ
ュブロックは以下の要素を有することを特徴とするキャ
ッシュ装置、（ａ）主記憶装置のブロック群に対応する自キャッシュ
ブロックのブロック番号を保持するブロック番号保持部
、（ｂ）基本処理装置からキャッシュブロックへ与えられ
た主記憶装置のアクセスアドレスを保持する基本処理装
置アドレスレジスター、（ｃ）基本処理装置からキャッシュブロックへ与えられ
たデータ長を保持するデータ長保持部、（ｄ）上記基本処理装置アドレスレジスターに保持され
たアクセスアドレスと上記データ長保持部に保持された
データ長と上記ブロック番号保持部に保持されたブロッ
ク番号から自キャッシュブロックへのアクセスか否かを
判定し、自キャッシュブロックへのアクセスの場合には
自キャッシュブロック用データアドレスを計算するフェ
ッチアドレス計算部、（ｅ）キャッシュ無効化要求に基
づき生成されたキャッシュ無効化アドレスと上記ブロッ
ク番号から、キャッシュ無効化要求が自キャッシュブロ
ックの無効化を要求しているか否か判定し、自キャッシ
ュブロックへのアクセスの場合には自キャッシュブロッ
クへの無効化アドレスを計算する無効化アドレス計算部
、（ｆ）主記憶装置をアクセスするためのアドレスを保持
するブロックフェッチアドレス保持部、（ｇ）主記憶装置からのブロックフェッチデータを保持
するブロックフェッチデータ保持部、（ｈ）ブロックフェッチアドレス保持部とブロックフェ
ッチデータ保持部の有効性を示す内容を保持する有効ビ
ット保持部、（ｉ）有効なブロックフェッチアドレス保持部の内容と
アドレス計算部の出力とを比較し、一致した場合にタグ
アレーを調べることなくブロックフェッチデータ保持部
のデータをフェッチデータとして出力するように制御す
るフェッチアドレス比較部、（ｊ）上記フェッチアドレス比較部の比較の結果、両者
が一致した場合には、ブロックフェッチデータ保持部の
内容を基本処理装置へ出力するフェッチデータ通過手段
、（ｋ）ブロックフェッチアドレス保持部内のアドレスと
キャッシュ無効化要求に基づくキャッシュ無効化アドレ
スを比較し、一致した場合に上記有効ビット保持部の内
容を無効化する無効化アドレス比較部。