JPH04160657A - バストレーサ制御回路 - Google Patents
バストレーサ制御回路Info
- Publication number
- JPH04160657A JPH04160657A JP2288872A JP28887290A JPH04160657A JP H04160657 A JPH04160657 A JP H04160657A JP 2288872 A JP2288872 A JP 2288872A JP 28887290 A JP28887290 A JP 28887290A JP H04160657 A JPH04160657 A JP H04160657A
- Authority
- JP
- Japan
- Prior art keywords
- tracer
- memory group
- stop condition
- trace
- stop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000700 radioactive tracer Substances 0.000 title claims abstract description 95
- 238000012544 monitoring process Methods 0.000 claims abstract description 10
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 241000251730 Chondrichthyes Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバストレーサ制御回路、特に、トレース停止条
件が成立し、トレース動作を停止した後も、最新の転送
データをサブトレーサメモリ群へ継続してトレース動作
を出来るようにしたバストレーサ制御回路に関する。
件が成立し、トレース動作を停止した後も、最新の転送
データをサブトレーサメモリ群へ継続してトレース動作
を出来るようにしたバストレーサ制御回路に関する。
従来、この種のバストレーサ制御回路は、トレース停止
条件が成立した場合、トレース停止条件が成立した時点
でトレース動作を停止させていた。
条件が成立した場合、トレース停止条件が成立した時点
でトレース動作を停止させていた。
上述した従来のバストレーサ制御回路は、トレース停止
条件が成立した時点でトレース動作を停止させてしまう
制御回路となっているので、最新の転送データをトレー
スすることが出来ない、また、トレース停止条件が複数
回発生した場合、最初のトレース停止条件が発生した時
の転送データのみしかトレースされないため、何回トレ
ース停止条件が成立したか一判定出来ないという欠点が
ある。
条件が成立した時点でトレース動作を停止させてしまう
制御回路となっているので、最新の転送データをトレー
スすることが出来ない、また、トレース停止条件が複数
回発生した場合、最初のトレース停止条件が発生した時
の転送データのみしかトレースされないため、何回トレ
ース停止条件が成立したか一判定出来ないという欠点が
ある。
本発明のバストレーサ制御回路は、主局と複数の従局と
の間を接続するためのインタフェースバスと、インタフ
ェースバスを介して主局と複数の従局間で送受信される
転送データをトレースするだめのトレーサメモリ群と、
トレーサ停止後も引き続きトレース動作を継続するため
のサブトレーサメモリ群と、トレーサメモリ群及びザブ
トレーサメモリ群へアドレス情報を供給するトレーサア
ドレス生成回路と、トレーサメモリ群及びサブトレーサ
メモリ群へメモリ制御情報を供給するトレーサメモリ制
御情報生成回路と、あらかじめ中央処理装置を含む主局
の指示によりトレーサ停止条件を設定することにより、
トレーサ停止条件が成立しているかを監視し、トレーサ
停止条件が成立した時、トレーサ停止信号を発生するト
レーサ停止監視回路と、トレーサ停止監視回路によりト
レーサ停止信号が発生されたとき、トレース動作をトレ
ーサメモリ群からサブトレーサメモリ群へ切り換える為
のトレースｉ作切り換え回路とを有している。
の間を接続するためのインタフェースバスと、インタフ
ェースバスを介して主局と複数の従局間で送受信される
転送データをトレースするだめのトレーサメモリ群と、
トレーサ停止後も引き続きトレース動作を継続するため
のサブトレーサメモリ群と、トレーサメモリ群及びザブ
トレーサメモリ群へアドレス情報を供給するトレーサア
ドレス生成回路と、トレーサメモリ群及びサブトレーサ
メモリ群へメモリ制御情報を供給するトレーサメモリ制
御情報生成回路と、あらかじめ中央処理装置を含む主局
の指示によりトレーサ停止条件を設定することにより、
トレーサ停止条件が成立しているかを監視し、トレーサ
停止条件が成立した時、トレーサ停止信号を発生するト
レーサ停止監視回路と、トレーサ停止監視回路によりト
レーサ停止信号が発生されたとき、トレース動作をトレ
ーサメモリ群からサブトレーサメモリ群へ切り換える為
のトレースｉ作切り換え回路とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
主局１．トレーサメモリ群２．サブトレーサメモリ群３
．トレーサメモリ制御情報生成回路４゜トレーサアドレ
ス生成回路５．トレース動作切り換え回路６．トレーサ
停止監視回路７．従局（１）８−１．従局（２） ８−
２ 、・・・、従局（ｎ） ８− ｎ 、インタフェー
スバス９により構成されている。
．トレーサメモリ制御情報生成回路４゜トレーサアドレ
ス生成回路５．トレース動作切り換え回路６．トレーサ
停止監視回路７．従局（１）８−１．従局（２） ８−
２ 、・・・、従局（ｎ） ８− ｎ 、インタフェー
スバス９により構成されている。
次に本発明のバストレーサ制御回路の動作について説明
する。
する。
主局１と複数の従局８−１．８−２．・・・、８−ｎは
インタフェースバス９を介して転送データの送受信を行
なう。
インタフェースバス９を介して転送データの送受信を行
なう。
トレーサ停止監視回路７はあらかじめ中央処理装置を含
む主局１から与えられたトレーサ停止条件が成立するよ
うなインタフェースバス状態が発生するかを監視する。
む主局１から与えられたトレーサ停止条件が成立するよ
うなインタフェースバス状態が発生するかを監視する。
もし、トレーサ停止監視回路７がトレーサ停止条件の成
立を検出した場合、トレース動作切り換え回路６にトレ
ース停止信号を送出する。トレーサ停止信号を受けたト
レース動作切り換え回路６は、トレース動作をトレーサ
メモリ群２で行なうか、サメトレーサメモリ群３で行な
うかを判定し、判定された判定信号をトレーサメモリ制
御情報生成回路４及びトレーサアドレス生成回路５に送
出する。
立を検出した場合、トレース動作切り換え回路６にトレ
ース停止信号を送出する。トレーサ停止信号を受けたト
レース動作切り換え回路６は、トレース動作をトレーサ
メモリ群２で行なうか、サメトレーサメモリ群３で行な
うかを判定し、判定された判定信号をトレーサメモリ制
御情報生成回路４及びトレーサアドレス生成回路５に送
出する。
トレーサメモリ制御情報生成回路４によって生成される
メモリ制御情報、トレーサアドレス生成回路５によって
生成されるアドレス情報は、トレース動作切り換え回路
６によって判定された判定信号をもとにトレーサメモリ
群２あるいはサブトレーサメモリ群３に供給するものな
のかを認識し、それぞれ生成されメモリ群へ供給される
。
メモリ制御情報、トレーサアドレス生成回路５によって
生成されるアドレス情報は、トレース動作切り換え回路
６によって判定された判定信号をもとにトレーサメモリ
群２あるいはサブトレーサメモリ群３に供給するものな
のかを認識し、それぞれ生成されメモリ群へ供給される
。
例えば、トレーサ停止監視回路７によってトレーサ停止
を検出した場合、検出信号によってトレース動作切り換
え回路６が作動し、トレース有効状態をトレーサメモリ
群２からサブトレー毎メモリ群３へ切り換える。トレー
ス動作切り換え回路６によって判定されたトレース有効
状態を示す判定信号によって、トレーサアドレス生成回
路５はアドレス情報をトレーサメモリ群２に対するもの
から、サブトレーサメモリ群３に対するものへ−〇− 切り換えて生成され、供給される。
を検出した場合、検出信号によってトレース動作切り換
え回路６が作動し、トレース有効状態をトレーサメモリ
群２からサブトレー毎メモリ群３へ切り換える。トレー
ス動作切り換え回路６によって判定されたトレース有効
状態を示す判定信号によって、トレーサアドレス生成回
路５はアドレス情報をトレーサメモリ群２に対するもの
から、サブトレーサメモリ群３に対するものへ−〇− 切り換えて生成され、供給される。
トレーサメモリ群制御情報生成回路４はメモリ制御情報
をトレーサメモリ群２に対するものから、ザブトレーサ
メモリ群３に対するものへ切り換えて生成され、供給さ
れる。
をトレーサメモリ群２に対するものから、ザブトレーサ
メモリ群３に対するものへ切り換えて生成され、供給さ
れる。
メモリ群へ供給するメモリ制御情報、アドレス情報を切
り換えることにより、１つのメモリ群がトレース動作を
停止した後も、残りのメモリ群を利用して継続してバス
トレース動作を行なうことが出来る。
り換えることにより、１つのメモリ群がトレース動作を
停止した後も、残りのメモリ群を利用して継続してバス
トレース動作を行なうことが出来る。
以上説明したように本発明は、トレーサ停止条件が成立
した場合、トレース動作をトレーサメモリ群からサブト
レーサメモリ群へと切り換えることにより、最新の転送
データをトレーサ停止条件検出後も継続しててトレース
することが出来るとともに、複数回のトレーサ停止条件
を検出することが出来る効果がある。
した場合、トレース動作をトレーサメモリ群からサブト
レーサメモリ群へと切り換えることにより、最新の転送
データをトレーサ停止条件検出後も継続しててトレース
することが出来るとともに、複数回のトレーサ停止条件
を検出することが出来る効果がある。
第１図は本発明の一実施例を示すブロック図である。
■・・・・・主局、２・・・・・・トレーサメモリ群、
３・・・・・・サブトレーサメモリ群、４・・・・・・
トレーザメモリ制御情報生成回路、５・・・・・・トレ
ーサアドレス生成回路、６・・・・・・トレース動作切
り換え回路、７・・・・・・トレーサ停止監視回路、８
−１・・・・・・従局（１）、８−２・・・・・・従局
（２）、８−ｎ・・・・・・従局（ｎ）、９・・・・・
インタフェースバス。 代理人 弁理士 内 原 晋
３・・・・・・サブトレーサメモリ群、４・・・・・・
トレーザメモリ制御情報生成回路、５・・・・・・トレ
ーサアドレス生成回路、６・・・・・・トレース動作切
り換え回路、７・・・・・・トレーサ停止監視回路、８
−１・・・・・・従局（１）、８−２・・・・・・従局
（２）、８−ｎ・・・・・・従局（ｎ）、９・・・・・
インタフェースバス。 代理人 弁理士 内 原 晋
Claims (1)
- 各種の外部装置を制御する複数の従局と前記複数の従局
を中央処理装置の指示により制御する主局との間をイン
タフェースバスを介して送受信される転送データをトレ
ースするバストレーサ制御回路において、前記主局と前
記複数の従局との間を接続するためのインタフェースバ
スと、前記インタフェースバスを介して前記主局と前記
複数の従局間で送受信される転送データをトレースする
ためのトレーサメモリ群と、トレーサ停止後も前記トレ
ーサメモリ群に変わって引き続きトレース動作を継続す
るためのサブトレーサメモリ群と、前記トレーサメモリ
群および前記サブトレーサメモリ群へアドレス情報を供
給するためのトレーサアドレス生成回路と、前記トレー
サメモリ群および前記サブトレースメモリ群へメモリ制
御情報を供給するためのトレースメモリ制御情報生成回
路と、あらかじめ前記中央処理装置を含む主局の指示に
よりトレーサ停止条件を設定することによりトレーサ停
止条件が成立しているかを監視しトレーサ停止条件が成
立した時トレーサ停止信号を発生するトレーサ停止監視
回路と、前記トレーサ停止監視回路によりトレーサ停止
信号が発生されたときトレース動作を前記トレーサメモ
リ群から前記サブトレースメモリ群へ切り換える為のト
レース動作切り換え回路とを含むことを特徴とするバス
トレーサ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288872A JPH04160657A (ja) | 1990-10-25 | 1990-10-25 | バストレーサ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288872A JPH04160657A (ja) | 1990-10-25 | 1990-10-25 | バストレーサ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04160657A true JPH04160657A (ja) | 1992-06-03 |
Family
ID=17735853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288872A Pending JPH04160657A (ja) | 1990-10-25 | 1990-10-25 | バストレーサ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04160657A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6883117B2 (en) | 2001-11-15 | 2005-04-19 | International Business Machines Corporation | Bus trace analysis a posteriori |
-
1990
- 1990-10-25 JP JP2288872A patent/JPH04160657A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6883117B2 (en) | 2001-11-15 | 2005-04-19 | International Business Machines Corporation | Bus trace analysis a posteriori |
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