JPH04160663A - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
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- JPH04160663A JPH04160663A JP28806790A JP28806790A JPH04160663A JP H04160663 A JPH04160663 A JP H04160663A JP 28806790 A JP28806790 A JP 28806790A JP 28806790 A JP28806790 A JP 28806790A JP H04160663 A JPH04160663 A JP H04160663A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、例えばディジタルオーディオシステムなどに
おいて用いられ、ディジタルオーディオ信号などに対し
て所定の演算を行うディジタル信号処理装置に関するも
のである。
おいて用いられ、ディジタルオーディオ信号などに対し
て所定の演算を行うディジタル信号処理装置に関するも
のである。
（従来の技術〕
第４図は典型的なディジタル信号処理装置（ＤＳＰ）の
主要部のブロック図である。このような装置は多くの場
合１チツプの集積回路として、ディジタルオーディオ機
器をはじめ種々の分野で使用されている。
主要部のブロック図である。このような装置は多くの場
合１チツプの集積回路として、ディジタルオーディオ機
器をはじめ種々の分野で使用されている。
第４図のＤＳＰの動作は、図示しないプログラムＲＡＭ
に記憶されたマイクロコードによって制御される。デー
タ入力部（ＤＡＴＡ Ｉ Ｎ） ５０．５２．５４は
外部のデータを入力するボートであり、外部データはこ
こを通って内部のデータバス５６へ供給される。またデ
ータ出力部（ＤＡＴＡＯＵＴ’）５８．６０．６２はデ
ータバス５６からデータを外部へ出力するためのボート
である。オーディオ信号を処理する場合にはマルチチャ
ンネルのデータを考慮して、このように入出力ボートは
複数ある場合が多い。この場合、一つのボートによって
右チャンネルと左チャンネルの組が人力、出力される。
に記憶されたマイクロコードによって制御される。デー
タ入力部（ＤＡＴＡ Ｉ Ｎ） ５０．５２．５４は
外部のデータを入力するボートであり、外部データはこ
こを通って内部のデータバス５６へ供給される。またデ
ータ出力部（ＤＡＴＡＯＵＴ’）５８．６０．６２はデ
ータバス５６からデータを外部へ出力するためのボート
である。オーディオ信号を処理する場合にはマルチチャ
ンネルのデータを考慮して、このように入出力ボートは
複数ある場合が多い。この場合、一つのボートによって
右チャンネルと左チャンネルの組が人力、出力される。
ＲＡＭ６４は演算結果を一時的に保管するためのメモリ
、ＲＡＭ６６は主として乗算器の係数データを保管する
ためのメモリである。
、ＲＡＭ６６は主として乗算器の係数データを保管する
ためのメモリである。
第４図の点線で囲まれた部分は、例えば次のような動作
をする。まず演算されるべきデータはデータバス５６か
らＡレジスタ６８に取り込まれ、もう一方のデータであ
る乗算係数はＲＡＭ６６がらＳレジスタ７０に取り込ま
れる。これらのデータは乗算器７２において掛は合わさ
れ、その結果はＳレジスタ７４に取り込まれる。そして
加算器（ＡＤＤＥＲ）７６の一方の入力に供給され、ア
キュムレータ７８から帰還されて他方の入力に供給され
るデータとの間で加算が行われ、この加算結果はアキュ
ムレータ７８に取り込まれる。このデータはオーバ！フ
ロー補正器（ＯＦＣ）８０を介してデータバス５６へ供
給される。このような処理を経たデータはデータバス５
６を通ってデータ出力部５８．６０．６２から外部へ出
力される。
をする。まず演算されるべきデータはデータバス５６か
らＡレジスタ６８に取り込まれ、もう一方のデータであ
る乗算係数はＲＡＭ６６がらＳレジスタ７０に取り込ま
れる。これらのデータは乗算器７２において掛は合わさ
れ、その結果はＳレジスタ７４に取り込まれる。そして
加算器（ＡＤＤＥＲ）７６の一方の入力に供給され、ア
キュムレータ７８から帰還されて他方の入力に供給され
るデータとの間で加算が行われ、この加算結果はアキュ
ムレータ７８に取り込まれる。このデータはオーバ！フ
ロー補正器（ＯＦＣ）８０を介してデータバス５６へ供
給される。このような処理を経たデータはデータバス５
６を通ってデータ出力部５８．６０．６２から外部へ出
力される。
第５図（ａ）（ｂ）は、それぞれ第４図に示すＤＳＰの
データ入力部５０．５２．５４及びデータ出力部５８．
６０．６２の内部を詳しく示したブロック図である。同
図（ａ）に示すようにデータ入力部５０等には、例えば
ｍビットのディジタルデータがビットクロックなどに同
期してシリアルに入力される。このシリアルデータはｍ
ビットシフトレジスタ８２に順次ストアされた後、ｍビ
ットレジスタ８４に同時にストアされる。そして、マイ
クロプログラムに従ってデータバスへの転送命令がある
と、内部データバス５６へ送られる。
データ入力部５０．５２．５４及びデータ出力部５８．
６０．６２の内部を詳しく示したブロック図である。同
図（ａ）に示すようにデータ入力部５０等には、例えば
ｍビットのディジタルデータがビットクロックなどに同
期してシリアルに入力される。このシリアルデータはｍ
ビットシフトレジスタ８２に順次ストアされた後、ｍビ
ットレジスタ８４に同時にストアされる。そして、マイ
クロプログラムに従ってデータバスへの転送命令がある
と、内部データバス５６へ送られる。
データを出力する場合には、同図（ｂ）に示すように、
まず内部データバス５６からｍビットレジスタ８６にｍ
ビットのデータとしてストアされる。そしてｍビットシ
フトレジスタ８８がらビットクロックに従って所定の順
序でシリアルに外部へ出力される。
まず内部データバス５６からｍビットレジスタ８６にｍ
ビットのデータとしてストアされる。そしてｍビットシ
フトレジスタ８８がらビットクロックに従って所定の順
序でシリアルに外部へ出力される。
第４図のＤＳＰが例えばディジタルオーディオ機器に使
用される場合において、データ入力部５０等に入力され
るディジタルデータ及びデータ出力部５８等から出力さ
れるディジタルデータのビット数（上記ｍの値）は、例
えば１６ビツトとするのが一般的である。これはオーデ
ィオ用のＤ／Ａ変換回路、及びＡ／Ｄ変換回路等の処理
能力の制限に基づいている。一方ＤＳＰの内部では、デ
ータどうしの加算や乗算によってビット数が１６ビツト
よりも大きくなることがあり、かがる場合に下位の桁を
切り捨てることによって演算の精度が低下することがな
いよう、内部データバス５６の語長を例えば３２ビツト
というように入出力ボートの語長よりも大きくしである
。
用される場合において、データ入力部５０等に入力され
るディジタルデータ及びデータ出力部５８等から出力さ
れるディジタルデータのビット数（上記ｍの値）は、例
えば１６ビツトとするのが一般的である。これはオーデ
ィオ用のＤ／Ａ変換回路、及びＡ／Ｄ変換回路等の処理
能力の制限に基づいている。一方ＤＳＰの内部では、デ
ータどうしの加算や乗算によってビット数が１６ビツト
よりも大きくなることがあり、かがる場合に下位の桁を
切り捨てることによって演算の精度が低下することがな
いよう、内部データバス５６の語長を例えば３２ビツト
というように入出力ボートの語長よりも大きくしである
。
〔発明が解決しようとする課題〕 ・
ところで、ドルビープロロジックというような高度な処
理を行う場合、ディジタルデータに対して行うべき演算
処理の内容が複雑になって処理ステップの数が増加する
が、このようなときには複数のＤＳＰを縦続接続して演
算処理を行う場合がある。例えば処理すべき演算に必要
なステップ数が３８４ステツプであって、一つのＤＳＰ
が１サンプリング期間中に処理できる演算のステップ数
が１２８ステツプである場合には、３つのＤＳＰを縦続
接続し、それぞれのＤＳＰに１２８ステンプずつの処理
を行なわせる。
理を行う場合、ディジタルデータに対して行うべき演算
処理の内容が複雑になって処理ステップの数が増加する
が、このようなときには複数のＤＳＰを縦続接続して演
算処理を行う場合がある。例えば処理すべき演算に必要
なステップ数が３８４ステツプであって、一つのＤＳＰ
が１サンプリング期間中に処理できる演算のステップ数
が１２８ステツプである場合には、３つのＤＳＰを縦続
接続し、それぞれのＤＳＰに１２８ステンプずつの処理
を行なわせる。
このような場合、各ＤＳＰはいずれも第５図（ａ）（ｂ
）に示すように１６ビツトのシリアル入力、シリアル出
力のボートを有しているため、ＤＳＰの内部で３２ビツ
トの語長でデータの授受を行うことができても、一つの
ＤＳＰから次のＤＳＰへ送られるデータの語長は上位の
１６ビツトとなり、これ以下の桁は切り捨てられる。こ
のため複数のＤＳＰを縦続接続してディジタル信号処理
装置を構成しようとすると、演算の精度が低下するとい
う問題がある。このような問題を回避するために入出力
ボートでのレジスタのビット数を大きくすることが考え
られるが、そうするとそれだけ回路規模が大きくなり、
コストも上昇する。
）に示すように１６ビツトのシリアル入力、シリアル出
力のボートを有しているため、ＤＳＰの内部で３２ビツ
トの語長でデータの授受を行うことができても、一つの
ＤＳＰから次のＤＳＰへ送られるデータの語長は上位の
１６ビツトとなり、これ以下の桁は切り捨てられる。こ
のため複数のＤＳＰを縦続接続してディジタル信号処理
装置を構成しようとすると、演算の精度が低下するとい
う問題がある。このような問題を回避するために入出力
ボートでのレジスタのビット数を大きくすることが考え
られるが、そうするとそれだけ回路規模が大きくなり、
コストも上昇する。
本発明は上記事情に基づいてなされたものであり、回路
規模を大きくすることなく、縦続接続した場合に演算の
精度の低下を防ぐことのできるディジタル信号処理装置
を提供することを目的とするものである。
規模を大きくすることなく、縦続接続した場合に演算の
精度の低下を防ぐことのできるディジタル信号処理装置
を提供することを目的とするものである。
上記の目的を達成するための本発明は、内部データバス
の語長よりも短い語長のディジタルデータがシリアルに
入力される複数の入力ポート及び内部データバスの語長
よりも短い語長のディジタルデータがシリアルに出力さ
れる複数の出力ポートを有するディジタル信号処理装置
において、外部からの制御信号を受けて、２つ以上の前
記入力ポートを用いて内部データバスの語長以上の語長
を持ったディジタルデータをシリアルに入力するととも
に、２つ以上の前記出力ポートを用いて内部データバス
の語長以上の語長を持ったディジタルデータをシリアル
に出力することを特徴とするものである。
の語長よりも短い語長のディジタルデータがシリアルに
入力される複数の入力ポート及び内部データバスの語長
よりも短い語長のディジタルデータがシリアルに出力さ
れる複数の出力ポートを有するディジタル信号処理装置
において、外部からの制御信号を受けて、２つ以上の前
記入力ポートを用いて内部データバスの語長以上の語長
を持ったディジタルデータをシリアルに入力するととも
に、２つ以上の前記出力ポートを用いて内部データバス
の語長以上の語長を持ったディジタルデータをシリアル
に出力することを特徴とするものである。
本発明は前記の構成によって、通常はそれぞれの入力ポ
ート及び出力ポートによって内部データバスの語長より
も短い語長によってデータの入出力が行われているが、
前記の制御信号を受けることにより、２つ以上の入力ポ
ートをあたかも１つの入力ポートであるかのように使用
することにより、内部データバスの語長と同じか、又は
それ以上の語長を持ったディジタルデータを入力するこ
とができる。同様に２つ以上の出力ポートをあたかも１
つの出力ポートであるかのように使用することにより、
内部データバスの語長と同じか、又はそれ以上の語長を
もったディジタルデータを出力することができる。
ート及び出力ポートによって内部データバスの語長より
も短い語長によってデータの入出力が行われているが、
前記の制御信号を受けることにより、２つ以上の入力ポ
ートをあたかも１つの入力ポートであるかのように使用
することにより、内部データバスの語長と同じか、又は
それ以上の語長を持ったディジタルデータを入力するこ
とができる。同様に２つ以上の出力ポートをあたかも１
つの出力ポートであるかのように使用することにより、
内部データバスの語長と同じか、又はそれ以上の語長を
もったディジタルデータを出力することができる。
かかる複数のＤＳＰを縦続接続して複数のＤＳＰによっ
て複雑な演算処理を行う場合、一つのＤＳＰから次のＤ
ＳＰにデータを転送するときに内部データバスと同じ語
長でデータを送ることができるので、演算処理の過程に
おいて演算精度が低下することはない。
て複雑な演算処理を行う場合、一つのＤＳＰから次のＤ
ＳＰにデータを転送するときに内部データバスと同じ語
長でデータを送ることができるので、演算処理の過程に
おいて演算精度が低下することはない。
以下に図面を参照しつつ本発明の一実施例について説明
する。第１図はディジタルオーディオ機器に適用する本
発明の一実施例であるディジクル信号処理装［（ＤＳＰ
）の入力部及び出力部のブロック図、第２図はデータの
入出力のタイミングクロックの波形図、第３図は複数の
ＤＳＰを縦続接続した状態のブロック図である。
する。第１図はディジタルオーディオ機器に適用する本
発明の一実施例であるディジクル信号処理装［（ＤＳＰ
）の入力部及び出力部のブロック図、第２図はデータの
入出力のタイミングクロックの波形図、第３図は複数の
ＤＳＰを縦続接続した状態のブロック図である。
第４図では３つのデータ人力部及び３つのデータ出力部
を有するＤＳＰを示したが、第１図ではこのうちの２つ
のデータ入力部及び２つのデータ出力部をあらためて示
し、これらをデータ入力部１０．１２、及びデータ出力
部１４．１６とする。
を有するＤＳＰを示したが、第１図ではこのうちの２つ
のデータ入力部及び２つのデータ出力部をあらためて示
し、これらをデータ入力部１０．１２、及びデータ出力
部１４．１６とする。
また、これらのデータ入力部及びデータ出力部は、通常
の使い方ではいずれも１６ビツトのディジタルデータに
対応するものとし、ＤＳＰの内部バス１８の語長は３２
ビツトであるとする。第１図に示すデータ入力部及びデ
ータ出力部によって１６ビツトのデータの入出力を行う
場合、まずマルチプレクサ２０はａ入力がイネーブルと
なる。そして第５図（ａ）において説明したのと同様の
動作により、データ入力部１０にデータが入力された場
合にはマルチプレクサ２２のｅ入力からデータバス１８
へデータが供給され、データ入力部１２にデータが入力
された場合にはマルチプレクサ２２のｇ入力からデータ
バス１８へデータが供給される。１６ビツトのデータで
出力する場合は、入力端子２４にハイの信号を供給する
ことにより、１６ビツトシフトレジスタ４０又は４２よ
り第５図（ｂ）の場合と同様に１６ビツトのシリアルデ
ータとして出力端子４４ａ及び４４ｂより外部へ取り出
される。
の使い方ではいずれも１６ビツトのディジタルデータに
対応するものとし、ＤＳＰの内部バス１８の語長は３２
ビツトであるとする。第１図に示すデータ入力部及びデ
ータ出力部によって１６ビツトのデータの入出力を行う
場合、まずマルチプレクサ２０はａ入力がイネーブルと
なる。そして第５図（ａ）において説明したのと同様の
動作により、データ入力部１０にデータが入力された場
合にはマルチプレクサ２２のｅ入力からデータバス１８
へデータが供給され、データ入力部１２にデータが入力
された場合にはマルチプレクサ２２のｇ入力からデータ
バス１８へデータが供給される。１６ビツトのデータで
出力する場合は、入力端子２４にハイの信号を供給する
ことにより、１６ビツトシフトレジスタ４０又は４２よ
り第５図（ｂ）の場合と同様に１６ビツトのシリアルデ
ータとして出力端子４４ａ及び４４ｂより外部へ取り出
される。
第１図のデータ入力部１０及び１２は、これらを同時に
使用することにより３２ビツトのシリアルデータの入力
に使用することもできる。同様にデータ出力部１４及び
１６を同時に使用することにより３２ビツトのシリアル
データの出力に使用することができる（以下、これを３
２ビツトモードと称する。）。
使用することにより３２ビツトのシリアルデータの入力
に使用することもできる。同様にデータ出力部１４及び
１６を同時に使用することにより３２ビツトのシリアル
データの出力に使用することができる（以下、これを３
２ビツトモードと称する。）。
３２ビツトのシリアルデータを入力する場合には、マル
チプレクサ２０のｂ入力がイネーブルとなる。これによ
り１６ビツトシフトレジスタ２６及び２８はあたかも一
つの３２ビットシフトレジスタであるかのように動作す
る。すなわち３２ビツトのディジタルデータがデータ入
力端子３０ａよりＭＳＢファーストで（最上位ビットが
最初に、最下位ビットが最後に供給されるという順序で
）シリアルに供給されると、その下位１６ビツトはシフ
トレジスタ２６にストアされ、上位１６ビツトはマルチ
プレクサ２０を通ってシフトレジスタ２８にストアされ
る。その後この３２ビツトデータは２つの１６ビソトレ
ジスタ３２及び３４に分割されてストアされる。そして
マイクロプログラムに基づいてデータバスへの出力命令
があると、マルチ、プレクサ２２のｆ入力が選択され、
３２ビツトのデータは内部データバス１８へ供給され、
所定の演算処理が施される。
チプレクサ２０のｂ入力がイネーブルとなる。これによ
り１６ビツトシフトレジスタ２６及び２８はあたかも一
つの３２ビットシフトレジスタであるかのように動作す
る。すなわち３２ビツトのディジタルデータがデータ入
力端子３０ａよりＭＳＢファーストで（最上位ビットが
最初に、最下位ビットが最後に供給されるという順序で
）シリアルに供給されると、その下位１６ビツトはシフ
トレジスタ２６にストアされ、上位１６ビツトはマルチ
プレクサ２０を通ってシフトレジスタ２８にストアされ
る。その後この３２ビツトデータは２つの１６ビソトレ
ジスタ３２及び３４に分割されてストアされる。そして
マイクロプログラムに基づいてデータバスへの出力命令
があると、マルチ、プレクサ２２のｆ入力が選択され、
３２ビツトのデータは内部データバス１８へ供給され、
所定の演算処理が施される。
次に、３２ビツトのシリアルデータを出力する場合には
、まず端子２４に供給される信号はローとされる。ここ
ではＭＳＢファーストで（最上位ビットが最初に、最下
位ビットが最後に出力されるという順序で）出力される
とすると、内部データバスｌＢ上の３２ビツトのデータ
の上位１Ｇピントはレジスタ３８に、下位１６ビントは
レジスタ３６に分割されてストアされる。そしてこれら
のデータはそれぞれ１６ビツトシフトレジスタ４２及び
４０に与えられ、端子２４がローであることより出力端
子４４ｂよりシリアルに順次出力される。
、まず端子２４に供給される信号はローとされる。ここ
ではＭＳＢファーストで（最上位ビットが最初に、最下
位ビットが最後に出力されるという順序で）出力される
とすると、内部データバスｌＢ上の３２ビツトのデータ
の上位１Ｇピントはレジスタ３８に、下位１６ビントは
レジスタ３６に分割されてストアされる。そしてこれら
のデータはそれぞれ１６ビツトシフトレジスタ４２及び
４０に与えられ、端子２４がローであることより出力端
子４４ｂよりシリアルに順次出力される。
第２図はシリアルデータの入出力の際のタイミングを規
定するビットクロックの様子を示したものである。第２
図（ａ）のＬ／Ｒ信号は、これがハイである場合には左
（Ｌ）チャンネルｄ入力又は出力が行われ、ローである
場合には右（Ｒ）チャンネルの入力又は出力が行われて
いることを示している。すなわち、１サンプリング期間
内においてＬチャンネルとＲチャンネルの両方の入出力
を行う。同図（ｂ）は１６ビツトモードの場合の人出力
のビットクロックであり、３２ビツトモードのビットク
ロックは同図（Ｃ）に示すように１６ビツトモードの２
倍の周波数となる。このように、１６ビツトモードと同
じ周期で３２ビットモードを実行するには、２種類のタ
イミングクロンクを必要とする。
定するビットクロックの様子を示したものである。第２
図（ａ）のＬ／Ｒ信号は、これがハイである場合には左
（Ｌ）チャンネルｄ入力又は出力が行われ、ローである
場合には右（Ｒ）チャンネルの入力又は出力が行われて
いることを示している。すなわち、１サンプリング期間
内においてＬチャンネルとＲチャンネルの両方の入出力
を行う。同図（ｂ）は１６ビツトモードの場合の人出力
のビットクロックであり、３２ビツトモードのビットク
ロックは同図（Ｃ）に示すように１６ビツトモードの２
倍の周波数となる。このように、１６ビツトモードと同
じ周期で３２ビットモードを実行するには、２種類のタ
イミングクロンクを必要とする。
このように第１図の回路を３２ビツトモードで使用する
ことにより、第３図（ａ）に示す３つの入力ポート及び
３つの出力ポートをもつＤＳＰ２を、例えばその出カポ
−１−ＯＵ Ｔ 、からは１６ビツトのデータを出力し
、出力ポートＯＵ Ｔ ２及び出力ポート０ＵＴ３を１
つの出力ポートとみなし、この出力ポートからは３２ビ
ツトのデータを出力するように使用することができる。
ことにより、第３図（ａ）に示す３つの入力ポート及び
３つの出力ポートをもつＤＳＰ２を、例えばその出カポ
−１−ＯＵ Ｔ 、からは１６ビツトのデータを出力し
、出力ポートＯＵ Ｔ ２及び出力ポート０ＵＴ３を１
つの出力ポートとみなし、この出力ポートからは３２ビ
ツトのデータを出力するように使用することができる。
このようなりＳＦ３を第３図（ｂ）に示すように３つ縦
続接続する場合に、ＤＳＰ２□及び２３のデータ入力部
を第１図の前半のデータ入力部１０及び１２のように構
成し、ＤＳＰ２＋及び２□のデータ出力部を第１図の後
半のデータ出力部１４及び１６のように構成する。そし
てこれらのＤＳＰを４及び６によって接続し、データを
３２ビツトのまま転送する。これにより例えばＤ Ｓ
Ｐ ２ ＋による演算の結果が３２ビツトになった場合
でも、その結果のデータをその語長のままＤＳＰ２□に
送ることができ、従来の様に下位ビットを切り捨てるこ
とによって精度が低下するということはない。
続接続する場合に、ＤＳＰ２□及び２３のデータ入力部
を第１図の前半のデータ入力部１０及び１２のように構
成し、ＤＳＰ２＋及び２□のデータ出力部を第１図の後
半のデータ出力部１４及び１６のように構成する。そし
てこれらのＤＳＰを４及び６によって接続し、データを
３２ビツトのまま転送する。これにより例えばＤ Ｓ
Ｐ ２ ＋による演算の結果が３２ビツトになった場合
でも、その結果のデータをその語長のままＤＳＰ２□に
送ることができ、従来の様に下位ビットを切り捨てるこ
とによって精度が低下するということはない。
なお、本実施例ではそれぞれのポートの語長が１６ビツ
トで内部データバスの語長が３２ビツトである場合につ
いて説明したが、本発明はこれに限るものではなく、一
般に、ポートの語長が内部バスよりも小さく、また複数
のボートの語長の合計が内部バスの語長よりも大きくな
るＤＳＰ４こおいて適用される。また、本実施例ではデ
ィジタルオーディオ信号を処理するためのＤＳＰについ
て説明したが、本発明はこれに限らず、各種のディジタ
ル信号の処理を行うＤＳＰにも適用することができる。
トで内部データバスの語長が３２ビツトである場合につ
いて説明したが、本発明はこれに限るものではなく、一
般に、ポートの語長が内部バスよりも小さく、また複数
のボートの語長の合計が内部バスの語長よりも大きくな
るＤＳＰ４こおいて適用される。また、本実施例ではデ
ィジタルオーディオ信号を処理するためのＤＳＰについ
て説明したが、本発明はこれに限らず、各種のディジタ
ル信号の処理を行うＤＳＰにも適用することができる。
以上説明したように本発明によれば、複数の入力ポート
及び複数の出力ポートを有するＤＳＰの当該複数の入力
ポート及び複数の出力ポートをあたかも一つの入力ポー
ト又は一つの出力ポートのように使用することにより、
これらのポートの語長が内部データバスの語長よりも短
い場合であっても、このＤＳＰを複数個縦続接続した場
合に、それぞれのＤＳＰの間でデータが内部データバス
と同じ語長で転送されるので、演算処理の精度の低下を
来すことなくデータを転送できるディジタル信号処理装
置を従供することができる。
及び複数の出力ポートを有するＤＳＰの当該複数の入力
ポート及び複数の出力ポートをあたかも一つの入力ポー
ト又は一つの出力ポートのように使用することにより、
これらのポートの語長が内部データバスの語長よりも短
い場合であっても、このＤＳＰを複数個縦続接続した場
合に、それぞれのＤＳＰの間でデータが内部データバス
と同じ語長で転送されるので、演算処理の精度の低下を
来すことなくデータを転送できるディジタル信号処理装
置を従供することができる。
第１図は本発明の一実施例であるディジタル信号処理装
置のデータ入力部及びデータ出力部を示したブロック図
、第２図（ａ）は左チャンネルと右チャンネルの処理の
タイミングを示す波形図、同図（ｂ）、（Ｃ）はデータ
の入出力のタイミングを規定するビットクロックの波形
図、第３図（ａ）は３つの入力ポート及び３つの出力ボ
ートを有するＤＳＰの例を示す図、同図（ｂ）は同図（
ａ）のＤＳＰを３つ縦続接続した状態を示す図、第４図
はＤＳＰの内部の具体的な様子を示すブロック図、第５
図（ａ）は従来のＤＳＰのデータ入力部を示すブロック
図、同図（ｂ）は従来のＤＳＰのデータ出力部を示すブ
ロック図である。 １０．１２・・・データ人力部、 １４．１６・・・データ出力部、 １８・・・内部データバス、 ２０．２２・・・マルチプレクサ、 ２６．２８．４０，４２． ・・・シフトレジスタ、
３０ａ、３０ｂ・・・データ入力端子、３２．３４，３
６．３８・・・レジスタ、４４ａ、４４ｂデータ出力端
子、 ２．２．．２□、２３・・・ディジタル信号処理装置（
ＤＳＰ）。
置のデータ入力部及びデータ出力部を示したブロック図
、第２図（ａ）は左チャンネルと右チャンネルの処理の
タイミングを示す波形図、同図（ｂ）、（Ｃ）はデータ
の入出力のタイミングを規定するビットクロックの波形
図、第３図（ａ）は３つの入力ポート及び３つの出力ボ
ートを有するＤＳＰの例を示す図、同図（ｂ）は同図（
ａ）のＤＳＰを３つ縦続接続した状態を示す図、第４図
はＤＳＰの内部の具体的な様子を示すブロック図、第５
図（ａ）は従来のＤＳＰのデータ入力部を示すブロック
図、同図（ｂ）は従来のＤＳＰのデータ出力部を示すブ
ロック図である。 １０．１２・・・データ人力部、 １４．１６・・・データ出力部、 １８・・・内部データバス、 ２０．２２・・・マルチプレクサ、 ２６．２８．４０，４２． ・・・シフトレジスタ、
３０ａ、３０ｂ・・・データ入力端子、３２．３４，３
６．３８・・・レジスタ、４４ａ、４４ｂデータ出力端
子、 ２．２．．２□、２３・・・ディジタル信号処理装置（
ＤＳＰ）。
Claims (1)
- 【特許請求の範囲】 内部データバスの語長よりも短い語長のディジタルデー
タがシリアルに入力される複数の入力ポート及び内部デ
ータバスの語長よりも短い語長のディジタルデータがシ
リアルに出力される複数の出力ポートを有するディジタ
ル信号処理装置において、 外部からの制御信号を受けて、２つ以上の前記入力ポー
トを用いて１つのディジタルデータをシリアルに入力す
るとともに、２つ以上の前記出力ポートを用いて１つの
ディジタルデータをシリアルに出力することを特徴とす
るディジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28806790A JPH04160663A (ja) | 1990-10-25 | 1990-10-25 | ディジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28806790A JPH04160663A (ja) | 1990-10-25 | 1990-10-25 | ディジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04160663A true JPH04160663A (ja) | 1992-06-03 |
Family
ID=17725393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28806790A Pending JPH04160663A (ja) | 1990-10-25 | 1990-10-25 | ディジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04160663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0784944A (ja) * | 1993-09-08 | 1995-03-31 | Nec Corp | 情報転送装置 |
-
1990
- 1990-10-25 JP JP28806790A patent/JPH04160663A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0784944A (ja) * | 1993-09-08 | 1995-03-31 | Nec Corp | 情報転送装置 |
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