JPH04162148A - 擬似障害制御方式 - Google Patents
擬似障害制御方式Info
- Publication number
- JPH04162148A JPH04162148A JP2288977A JP28897790A JPH04162148A JP H04162148 A JPH04162148 A JP H04162148A JP 2288977 A JP2288977 A JP 2288977A JP 28897790 A JP28897790 A JP 28897790A JP H04162148 A JPH04162148 A JP H04162148A
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- JP
- Japan
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- Detection And Correction Of Errors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は擬似障害制御方式、特に情報処理装置の試験の
ために制御装置内の各種レジスタから誤りデータを出力
させる擬似障害制御方式に関する。
ために制御装置内の各種レジスタから誤りデータを出力
させる擬似障害制御方式に関する。
従来、この種の擬似障害制御方式は、制御装置を構成す
るプリント配線基板上のＩＣ素子の端子を人手によりス
トラップ線を用いて°Ｏ”または”１″にクランプする
とか、スキャンパスを有するＬＳＩではスキャンパスを
用いてレジスタに誤りを生ずるデータを取込ませる方法
をとっている。
るプリント配線基板上のＩＣ素子の端子を人手によりス
トラップ線を用いて°Ｏ”または”１″にクランプする
とか、スキャンパスを有するＬＳＩではスキャンパスを
用いてレジスタに誤りを生ずるデータを取込ませる方法
をとっている。
上述した従来の擬似障害制御方式は、人手によりＩＣ素
子の端子をストラップする方式では工数を必要とし、ま
たスキャンパスを利用する方式では、レジスタに誤りを
生ずるデータを取込Ｊす操作に時間を用すると共に、レ
ジスタにデータを取込ませる取込み条件を変えて障害を
発生させることができないという欠点を有している。
子の端子をストラップする方式では工数を必要とし、ま
たスキャンパスを利用する方式では、レジスタに誤りを
生ずるデータを取込Ｊす操作に時間を用すると共に、レ
ジスタにデータを取込ませる取込み条件を変えて障害を
発生させることができないという欠点を有している。
〔課題を解決するための手段：・
本発明の擬似障害制御方式は、情報処理装置の試験のた
めに制御装置のレジスタから誤りデータを出力させる擬
似障害制御方式において、誤りの要因となるデータを出
力させたいレジスタを指定するデコーダと、レジスタの
パリティビットの出力信号をそのまま出力するかその出
力の負論理信号を出力するかを選択する選択器と、前記
デコーダからの指定信号と障害モード信号とを受けたと
き前記選択器にレジスタのパリティビットからの出力の
負論理信号を選択させる出力データ制御回路と、前記デ
コーダからの指定出力と障害モード信号とを受けたとき
入力されている取込み条件を変更して制御するレジスタ
の取込条件制御回路とを有することにより構成される。
めに制御装置のレジスタから誤りデータを出力させる擬
似障害制御方式において、誤りの要因となるデータを出
力させたいレジスタを指定するデコーダと、レジスタの
パリティビットの出力信号をそのまま出力するかその出
力の負論理信号を出力するかを選択する選択器と、前記
デコーダからの指定信号と障害モード信号とを受けたと
き前記選択器にレジスタのパリティビットからの出力の
負論理信号を選択させる出力データ制御回路と、前記デ
コーダからの指定出力と障害モード信号とを受けたとき
入力されている取込み条件を変更して制御するレジスタ
の取込条件制御回路とを有することにより構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図で、パリティヒ
ツトを有するレジスタと取込み条件制御回路を有するレ
ジスタとに対する指定擬似障害制御を示している。図に
おいて、Ａレジスタ１１゜Ａレジスタ１１のパリティヒ
ツト１２．パリティチエツク回路１３．８＋ ’ｖジス
タ１５．Ｂｌ レジスタ１５の取込制御回路１４．８２
レジスタ１６および比較器１７は制御装置に設けられて
いる回路である。但し、取込条件制御回路１４は本発明
のために、レジスタ指定された場合に障害モード信号か
取込績れて、正常な取込み条件１０７にエラーを生ずる
ように組込まれている。デコーダ１、出力データ制御回
路２．セレクタ３およびインバータ４は本発明のために
設けられた回路である。
ツトを有するレジスタと取込み条件制御回路を有するレ
ジスタとに対する指定擬似障害制御を示している。図に
おいて、Ａレジスタ１１゜Ａレジスタ１１のパリティヒ
ツト１２．パリティチエツク回路１３．８＋ ’ｖジス
タ１５．Ｂｌ レジスタ１５の取込制御回路１４．８２
レジスタ１６および比較器１７は制御装置に設けられて
いる回路である。但し、取込条件制御回路１４は本発明
のために、レジスタ指定された場合に障害モード信号か
取込績れて、正常な取込み条件１０７にエラーを生ずる
ように組込まれている。デコーダ１、出力データ制御回
路２．セレクタ３およびインバータ４は本発明のために
設けられた回路である。
以上の構成において、擬似１害を起させるために、障害
モード信号１０１をアクティブとし、誤りの要因となる
データを出力させたいレジスタをレジスタ指定信号によ
って、デコーダ１から指定させる。Ａレジスタ１１が指
定された場合にはＡレジスタ指定信号１０３がアクティ
ブとなり、出力データ制御回路３からの出力により、セ
レクタ２はパリティビット１２の負論理信号を出力する
インバータ４の出力が選択され出力される。その結果Ａ
レジスタ１１とこの選択された信号とが入力されたパリ
ティチエツク回路１３からエラー信号１０５か出力され
る。また、Ｂルジスタ１５が指定された場合にはＢｌレ
ジスタ指定信号１０６がアクティブとなり、取込条件制
御回路１４は取込み条件１０７を変更することによりＢ
ルジスタ１５から出力されるデータを入力データ１０８
とは異なるデータとなるようエラーを起させる。その結
果、Ｂルジスタ１５とＢ２レジスタ１６との出力データ
が同じとなるべきときに、Ｂルジスタ１５の出力データ
を変えたことにより、比較器１７からエラー信号１０９
が出力される。
モード信号１０１をアクティブとし、誤りの要因となる
データを出力させたいレジスタをレジスタ指定信号によ
って、デコーダ１から指定させる。Ａレジスタ１１が指
定された場合にはＡレジスタ指定信号１０３がアクティ
ブとなり、出力データ制御回路３からの出力により、セ
レクタ２はパリティビット１２の負論理信号を出力する
インバータ４の出力が選択され出力される。その結果Ａ
レジスタ１１とこの選択された信号とが入力されたパリ
ティチエツク回路１３からエラー信号１０５か出力され
る。また、Ｂルジスタ１５が指定された場合にはＢｌレ
ジスタ指定信号１０６がアクティブとなり、取込条件制
御回路１４は取込み条件１０７を変更することによりＢ
ルジスタ１５から出力されるデータを入力データ１０８
とは異なるデータとなるようエラーを起させる。その結
果、Ｂルジスタ１５とＢ２レジスタ１６との出力データ
が同じとなるべきときに、Ｂルジスタ１５の出力データ
を変えたことにより、比較器１７からエラー信号１０９
が出力される。
以上説明したように本発明は、擬似障害を必要とすると
きに、エラーを引起す要因となるデータを出力させたい
レジスタを指定することにより、レジスタにパリティエ
ラーを起させ、レジスタの取込み条件を変えて誤りを起
させることができ、擬似障害の実施を容易にさせる効果
がある。
きに、エラーを引起す要因となるデータを出力させたい
レジスタを指定することにより、レジスタにパリティエ
ラーを起させ、レジスタの取込み条件を変えて誤りを起
させることができ、擬似障害の実施を容易にさせる効果
がある。
第１図は本発明の一実施例のブロック図である。
１・・・・・・デコーダ、２・・・・・・出力データ制
御回路、３・・・・・セレクタ、４・・・・・インバー
タ、１１・・・・・Ａレジスタ、１２・・・・・パリテ
ィビット、１３・・・・・・パリティチエツク回路、１
４・・・・・・取込条件制御回路、１５・・・・・・Ｂ
ルジスタ、１６・・・・・・Ｂ２レジスタ、１７・・・
・・・比較器。
御回路、３・・・・・セレクタ、４・・・・・インバー
タ、１１・・・・・Ａレジスタ、１２・・・・・パリテ
ィビット、１３・・・・・・パリティチエツク回路、１
４・・・・・・取込条件制御回路、１５・・・・・・Ｂ
ルジスタ、１６・・・・・・Ｂ２レジスタ、１７・・・
・・・比較器。
Claims (1)
- 情報処理装置の試験のために制御装置のレジスタから誤
りデータを出力させる擬似障害制御方式において、誤り
の要因となるデータを出力させたいレジスタを指定する
デコーダと、レジスタのパリティビットの出力信号をそ
のまま出力するかその出力の負論理信号を出力するかを
選択する選択器と、前記デコーダからの指定信号と障害
モード信号とを受けたとき前記選択器にレジスタのパリ
ティビットからの出力の負論理信号を選択させる出力デ
ータ制御回路と、前記デコーダからの指定出力と障害モ
ード信号とを受けたとき入力されている取込み条件を変
更して制御するレジスタの取込条件制御回路とを有する
ことを特徴とする擬似障害制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288977A JPH04162148A (ja) | 1990-10-26 | 1990-10-26 | 擬似障害制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288977A JPH04162148A (ja) | 1990-10-26 | 1990-10-26 | 擬似障害制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162148A true JPH04162148A (ja) | 1992-06-05 |
Family
ID=17737249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288977A Pending JPH04162148A (ja) | 1990-10-26 | 1990-10-26 | 擬似障害制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162148A (ja) |
-
1990
- 1990-10-26 JP JP2288977A patent/JPH04162148A/ja active Pending
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