JPH04162633A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH04162633A JPH04162633A JP2287151A JP28715190A JPH04162633A JP H04162633 A JPH04162633 A JP H04162633A JP 2287151 A JP2287151 A JP 2287151A JP 28715190 A JP28715190 A JP 28715190A JP H04162633 A JPH04162633 A JP H04162633A
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- JP
- Japan
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- electrode
- field plate
- terminal
- thin film
- gate electrode
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、静電ブロック用ヘッド等の駆動用に利用され
る薄膜トランジスタに係り、特に高耐圧であって、高集
積化を図ることができる薄膜トランジスタに関する。
る薄膜トランジスタに係り、特に高耐圧であって、高集
積化を図ることができる薄膜トランジスタに関する。
（従来の技術）
従来の静電プロッタ用ヘッドとして用いられている高耐
圧の薄膜トランジスタ（Ｔ Ｐ Ｔ）の構成は、第４図
の平面説明図及び第４図Ｂ−Ｂ’部分の断面説明図であ
る第５図に示す素子構造となっていた。
圧の薄膜トランジスタ（Ｔ Ｐ Ｔ）の構成は、第４図
の平面説明図及び第４図Ｂ−Ｂ’部分の断面説明図であ
る第５図に示す素子構造となっていた。
この高耐圧の薄膜トランジスタは、第４図及び第５図に
示すように、ガラス等の絶縁性の基板１１上部にクロム
（Ｃｒ）等で形成されたゲート電極１２と、該ゲート電
極１２を被覆するシリコン窒化膜（ＳｉＮｘ）のゲート
絶縁膜１３と、該ゲート絶縁膜１３上に被着された真性
（イントリンシック）アモルファスシリコン（ｉ−ａ−
５ｉ）の半導体層１４と、上記ゲート電極１２上部に設
けられた半導体層１４を保護するためのＳｉＮｘで形成
されたチャネル保護膜１５と、上記半導体層１４上にオ
ーミックコンタクト用として設けられたｎ＋アモルファ
スシリコン（ｎ”ａ−５ｉ）から成るオーミックコンタ
クト層１６と、オーミックコンタクト層１６上に設けら
れるアルミニウム（ＡＩ）の配線用金属層２０がオーミ
ックコンタクト層１６へ拡散するのを防止するクロム（
Ｃｒ）から成る拡散防止層１７とで形成され、チャネル
保護膜１５で分割形成されたオーミックコンタクト層１
６ａと１６ｂ１拡散防止層１７ａと１７ｂ、配線用金属
層２０ａと２０ｂがそれぞれソース電極２１とドレイン
電極２２を構成している逆スタガ型のトランジスタとな
っていた。
示すように、ガラス等の絶縁性の基板１１上部にクロム
（Ｃｒ）等で形成されたゲート電極１２と、該ゲート電
極１２を被覆するシリコン窒化膜（ＳｉＮｘ）のゲート
絶縁膜１３と、該ゲート絶縁膜１３上に被着された真性
（イントリンシック）アモルファスシリコン（ｉ−ａ−
５ｉ）の半導体層１４と、上記ゲート電極１２上部に設
けられた半導体層１４を保護するためのＳｉＮｘで形成
されたチャネル保護膜１５と、上記半導体層１４上にオ
ーミックコンタクト用として設けられたｎ＋アモルファ
スシリコン（ｎ”ａ−５ｉ）から成るオーミックコンタ
クト層１６と、オーミックコンタクト層１６上に設けら
れるアルミニウム（ＡＩ）の配線用金属層２０がオーミ
ックコンタクト層１６へ拡散するのを防止するクロム（
Ｃｒ）から成る拡散防止層１７とで形成され、チャネル
保護膜１５で分割形成されたオーミックコンタクト層１
６ａと１６ｂ１拡散防止層１７ａと１７ｂ、配線用金属
層２０ａと２０ｂがそれぞれソース電極２１とドレイン
電極２２を構成している逆スタガ型のトランジスタとな
っていた。
そして、ゲート電極１２とドレイン電極２２との間にオ
フセット領域Ｌ２を第５図に示すように設けることによ
り、薄膜トランジスタ素子を高耐圧化させることができ
るものである。
フセット領域Ｌ２を第５図に示すように設けることによ
り、薄膜トランジスタ素子を高耐圧化させることができ
るものである。
尚、チャネル保護膜１５のソース電極２１側の端部から
ゲート電極１２のドレイン電極２２側の端部までをチャ
ネル領域Ｌ１とし、チャネル保護膜１５のドレイン電極
２２側の端部からゲート電極１２のドレイン電極２２側
の端部までをオフセット領域Ｌ２とするものである。
ゲート電極１２のドレイン電極２２側の端部までをチャ
ネル領域Ｌ１とし、チャネル保護膜１５のドレイン電極
２２側の端部からゲート電極１２のドレイン電極２２側
の端部までをオフセット領域Ｌ２とするものである。
また、ゲート電極１２のドレイン電極２２側の端部、つ
まり、チャネル領域Ｌ１におけるドレイン電極２２側の
部分、及びオフセット領域Ｌ２におけるソース電極２１
側の部分を覆うように、ポリイミド等の有機膜から成る
層間絶縁膜１８を介してアルミニウム（Ａｌ）等でフィ
ールドプレート電極１９が形成されている。
まり、チャネル領域Ｌ１におけるドレイン電極２２側の
部分、及びオフセット領域Ｌ２におけるソース電極２１
側の部分を覆うように、ポリイミド等の有機膜から成る
層間絶縁膜１８を介してアルミニウム（Ａｌ）等でフィ
ールドプレート電極１９が形成されている。
そして、フィールドプレート電極１９に１００Ｖ程度の
電圧を印加することで、チャネル領域Ｌ１からオフセッ
ト領域Ｌ２への電子の流入経路を安定的に制御すること
ができるため、薄膜トランジスタ素子の経時変化が小さ
くなり、安定かつ良好な薄膜トランジスタ素子の特性を
得ることができるものであった。
電圧を印加することで、チャネル領域Ｌ１からオフセッ
ト領域Ｌ２への電子の流入経路を安定的に制御すること
ができるため、薄膜トランジスタ素子の経時変化が小さ
くなり、安定かつ良好な薄膜トランジスタ素子の特性を
得ることができるものであった。
上記の高耐圧の薄膜トランジスタ素子は、例えば静電プ
ロッタ用ヘッドとして使われる場合、第６図のインバー
タ回路図に示すように、駆動ＴＦＴ部２４と抵抗体２５
とを用いてインバータを構成し、これらを集積化してア
レイを形成するものである。
ロッタ用ヘッドとして使われる場合、第６図のインバー
タ回路図に示すように、駆動ＴＦＴ部２４と抵抗体２５
とを用いてインバータを構成し、これらを集積化してア
レイを形成するものである。
（発明が解決しようとする課題）
しかしながら、上記従来例の薄膜トランジスタの構成で
は、フィールドプレート電極１９は、ソース電極２１、
ドレイン電極２２、ゲート電極１２に対して、第４の電
極となり、第４図に示すように、フィールドプレート電
極１９から引き出されたフィールドプレート端子１９ａ
には配線によって電圧が印加されるようになっているた
め、端子数が増えることになり、この高耐圧の薄膜トラ
ンジスタを集積したデバイスを作成する際に、高集積化
の妨げになったり、不良品が多く産出されて歩留り低下
の原因となってしまうとの問題点があった。
は、フィールドプレート電極１９は、ソース電極２１、
ドレイン電極２２、ゲート電極１２に対して、第４の電
極となり、第４図に示すように、フィールドプレート電
極１９から引き出されたフィールドプレート端子１９ａ
には配線によって電圧が印加されるようになっているた
め、端子数が増えることになり、この高耐圧の薄膜トラ
ンジスタを集積したデバイスを作成する際に、高集積化
の妨げになったり、不良品が多く産出されて歩留り低下
の原因となってしまうとの問題点があった。
本発明は上記実情に鑑みて為されたもので、高耐圧であ
って、トランジスタ特性の経時変化が小さく、高集積化
と高歩留りを実現できる薄膜トランジスタを提供するこ
とを目的とする。
って、トランジスタ特性の経時変化が小さく、高集積化
と高歩留りを実現できる薄膜トランジスタを提供するこ
とを目的とする。
（課題を解決するための手段）
上記従来例の問題点を解決するための請求項１記載の発
明は、基板上にゲート電極と、ゲート絶縁膜と、半導体
層と、チャネル保護膜と、ソース電極、ドレイン電極と
を有し、ゲート電極とドレイン電極間にオフセット領域
を設け、前記ゲート電極の前記ドレイン電極側の端部を
覆うように層間絶縁膜を介して上部にフィールドプレー
ト電極を有する薄膜トランジスタにおいて、前記フィー
ルドプレート電極から引き出された端子を、前記ゲート
電極から引き出された端子に接続させることを特徴とし
ている。
明は、基板上にゲート電極と、ゲート絶縁膜と、半導体
層と、チャネル保護膜と、ソース電極、ドレイン電極と
を有し、ゲート電極とドレイン電極間にオフセット領域
を設け、前記ゲート電極の前記ドレイン電極側の端部を
覆うように層間絶縁膜を介して上部にフィールドプレー
ト電極を有する薄膜トランジスタにおいて、前記フィー
ルドプレート電極から引き出された端子を、前記ゲート
電極から引き出された端子に接続させることを特徴とし
ている。
上記従来例の問題点を解決するための請求項２記載の発
明は、請求項１記載の薄膜トランジスタにおいて、層間
絶縁膜を無機膜としたことを特徴としている。
明は、請求項１記載の薄膜トランジスタにおいて、層間
絶縁膜を無機膜としたことを特徴としている。
（作用）
請求項１記載の発明によれば、オフセット領域を有し、
フィールドプレート電極が設けられた高耐圧の薄膜トラ
ンジスタにおいて、フィールドプレート電極から引き出
された端子を、前記ゲート電極から引き出された端子に
接続させる薄膜トランジスタとしているので、フィール
ドプレート端子極から引き出された端子を別の配線等に
接続する必要がなく、デバイスの高集積化を図ることが
できる。
フィールドプレート電極が設けられた高耐圧の薄膜トラ
ンジスタにおいて、フィールドプレート電極から引き出
された端子を、前記ゲート電極から引き出された端子に
接続させる薄膜トランジスタとしているので、フィール
ドプレート端子極から引き出された端子を別の配線等に
接続する必要がなく、デバイスの高集積化を図ることが
できる。
請求項２記載の発明によれば、オフセット領域を有し、
フィールドプレート電極がチャネル保護膜上に層間絶縁
膜を介して設けられた高耐圧の薄膜トランジスタにおい
て、フィールドプレート電極から引き出された端子を、
前記ゲート電極から引き出された端子に接続させ、層間
絶縁膜を無機膜とする薄膜トランジスタとしているので
、無機膜の層間絶縁膜は誘電性と耐圧性に優れており、
ゲート電極と同電位のフィールドプレート電極であって
も、半導体層内部の電子の流入経路を安定的に制御でき
る。
フィールドプレート電極がチャネル保護膜上に層間絶縁
膜を介して設けられた高耐圧の薄膜トランジスタにおい
て、フィールドプレート電極から引き出された端子を、
前記ゲート電極から引き出された端子に接続させ、層間
絶縁膜を無機膜とする薄膜トランジスタとしているので
、無機膜の層間絶縁膜は誘電性と耐圧性に優れており、
ゲート電極と同電位のフィールドプレート電極であって
も、半導体層内部の電子の流入経路を安定的に制御でき
る。
（実施例）
本発明の一実施例について、図面を参照しながら説明す
る。
る。
第１図は、本発明の一実施例に係る薄膜トランジスタの
平面説明図、第２図は第１図Ａ−Ａ’部分の断面説明図
である。第４図及び第５図と同様の構成をとる部分につ
いては、同じ符号を付して説明する。
平面説明図、第２図は第１図Ａ−Ａ’部分の断面説明図
である。第４図及び第５図と同様の構成をとる部分につ
いては、同じ符号を付して説明する。
本実施例の薄膜トランジスタは、第１図及び第２図に示
すように、ガラス等の基板１１上にクロム（Ｃｒ）又は
タンタル（Ｔａ）等で形成されたゲート電極１２と、該
ゲート電極１２を被覆するシリコン窒化膜（Ｓ ｉ Ｎ
ｘ ）のゲート絶縁膜１３と、該ゲート絶縁膜１３上に
被着されたイントリンシックアモルファスシリコン（ｉ
−ａ−３ｔ）の半導体層１４と、上記ゲート電極１２の
上部に設けられた半導体層１４を保護するための５ｉＮ
Ｘのチャネル保護膜１５と、上記半導体層１４上に設け
られた高濃度の不純物が混入されたｎ＋アモルファスシ
リコン（ｎ”ａ−８ｉ）のオーミックコンタクト層１６
と、該オーミックコンタクト層１６上に拡散防止のため
に設けられたクロム（Ｃｒ）の拡散防止層１７と、拡散
防止層１７上に設けられたアルミニウム（ＡＩ）の配線
用金属層２０と、チャネル保護膜１５上に被覆された酸
化シリコン（Ｓ ｉ Ｏｘ ）等の無機膜による層間絶
縁膜１８′ と、該層間絶縁膜１８′上にチャネル領域
とオフセット領域の両方にまたがるように設けられたア
ルミニウム（ＡＩ）のフィールドプレート電極１９によ
り構成されている。
すように、ガラス等の基板１１上にクロム（Ｃｒ）又は
タンタル（Ｔａ）等で形成されたゲート電極１２と、該
ゲート電極１２を被覆するシリコン窒化膜（Ｓ ｉ Ｎ
ｘ ）のゲート絶縁膜１３と、該ゲート絶縁膜１３上に
被着されたイントリンシックアモルファスシリコン（ｉ
−ａ−３ｔ）の半導体層１４と、上記ゲート電極１２の
上部に設けられた半導体層１４を保護するための５ｉＮ
Ｘのチャネル保護膜１５と、上記半導体層１４上に設け
られた高濃度の不純物が混入されたｎ＋アモルファスシ
リコン（ｎ”ａ−８ｉ）のオーミックコンタクト層１６
と、該オーミックコンタクト層１６上に拡散防止のため
に設けられたクロム（Ｃｒ）の拡散防止層１７と、拡散
防止層１７上に設けられたアルミニウム（ＡＩ）の配線
用金属層２０と、チャネル保護膜１５上に被覆された酸
化シリコン（Ｓ ｉ Ｏｘ ）等の無機膜による層間絶
縁膜１８′ と、該層間絶縁膜１８′上にチャネル領域
とオフセット領域の両方にまたがるように設けられたア
ルミニウム（ＡＩ）のフィールドプレート電極１９によ
り構成されている。
そして、上記チャネル保護膜１５で分割形成されたオー
ミックコンタクト層１６ａと１６ｂ、拡散防止層１７ａ
と１７ｂ１配線用金属層２０ａと２０ｂがそれぞれソー
ス電極２１、ドレイン電極２２を構成している。
ミックコンタクト層１６ａと１６ｂ、拡散防止層１７ａ
と１７ｂ１配線用金属層２０ａと２０ｂがそれぞれソー
ス電極２１、ドレイン電極２２を構成している。
また、本実施例の薄膜トランジスタも高耐圧となるよう
ゲート電極１２とドレイン電極２２の間にオフセット領
域Ｌ２が設けられ、また、ソース側のチャネル保護膜１
５の端部からドレイン側のゲート電極１２の端部までが
チャネル領域Ｌ１となっている。
ゲート電極１２とドレイン電極２２の間にオフセット領
域Ｌ２が設けられ、また、ソース側のチャネル保護膜１
５の端部からドレイン側のゲート電極１２の端部までが
チャネル領域Ｌ１となっている。
そして、第１図に示すように、フィールドプレート電極
１９から引き出されたフィールドプレート端子１９ｂは
、層間絶縁膜１８′にコンタクトホール２３を形成して
、ゲート電極１２から引き出されたゲート端子１２ａに
接続するよう構成されている。
１９から引き出されたフィールドプレート端子１９ｂは
、層間絶縁膜１８′にコンタクトホール２３を形成して
、ゲート電極１２から引き出されたゲート端子１２ａに
接続するよう構成されている。
次に、上記薄膜トランジスタの製造方法を第３図（ａ）
〜（ｄ）の製造プロセス断面説明図を使い、以下に説明
する。
〜（ｄ）の製造プロセス断面説明図を使い、以下に説明
する。
ガラス等の基板１１上にＣｒ又はＴａを５００Ａ程度の
厚さにスパッタ法により着膜する。第１のフォトリソプ
ロセスを経てゲート電極１２のパターンを形成する。
厚さにスパッタ法により着膜する。第１のフォトリソプ
ロセスを経てゲート電極１２のパターンを形成する。
次に、プラズマＣＶＤ法により、ＳｉＨ，とＮＨ３を用
いてゲート絶縁膜１３としてシリコン窒化膜（Ｓ ｉ
Ｎｘ ）を約３０００Ａ程度、ＳｉＨ。
いてゲート絶縁膜１３としてシリコン窒化膜（Ｓ ｉ
Ｎｘ ）を約３０００Ａ程度、ＳｉＨ。
を用いたプラズマＣＶＤ法により半導体層１４である１
−ａ−３ｉを２５０℃〜３ｏｏ℃の温度で約５００Ａ程
度、ＳｉＨ，とＮＨ，を用いたプラズマＣＶＤ法により
チャネル保護膜１５としてＳｉＮｘを２００℃〜２７０
℃で１５０ＯＡ程度の厚さで連続的に堆積する（第３図
（ａ）参照）。
−ａ−３ｉを２５０℃〜３ｏｏ℃の温度で約５００Ａ程
度、ＳｉＨ，とＮＨ，を用いたプラズマＣＶＤ法により
チャネル保護膜１５としてＳｉＮｘを２００℃〜２７０
℃で１５０ＯＡ程度の厚さで連続的に堆積する（第３図
（ａ）参照）。
次に、第２のフォトリソグラフィープロセスを経てチャ
ネル保護膜１５のレジストパターンを形成し、ＨＦとＮ
Ｈ，Ｆの混合液でエツチングを行い、チャネル保護膜１
５のパターンを形成する。
ネル保護膜１５のレジストパターンを形成し、ＨＦとＮ
Ｈ，Ｆの混合液でエツチングを行い、チャネル保護膜１
５のパターンを形成する。
脱脂・洗浄工程を経て、プラズマＣＶＤ法によりＰＨ，
とＳｉＨ，を用いてオーミックコンタクト層１６である
ｎ＋アモルファスシリコン（ｎ＋ａ−８ｉ）を１００Ｏ
Ａ程度の厚さに堆積する。
とＳｉＨ，を用いてオーミックコンタクト層１６である
ｎ＋アモルファスシリコン（ｎ＋ａ−８ｉ）を１００Ｏ
Ａ程度の厚さに堆積する。
続いて、拡散防止層１７であるＣｒをスパッタ法により
約１５００Ａ程度の厚さに着膜する。
約１５００Ａ程度の厚さに着膜する。
第３のフォトリソプロセスを経てＣｒをバターニングし
て、引き続き、フッ酸と硝酸とリン酸の混合溶液を使用
したエツチング工程でｎ”ａ−５ｉをバターニングして
、ソース電極２１、ドレイン電極２２のパターンを形成
する。この時、ソース電極２１とドレイン電極２２のパ
ターンを形成したレジストパターンを用いて、半導体層
１４のパターンをも形成するようにする（第３図（ｂ）
参照）。
て、引き続き、フッ酸と硝酸とリン酸の混合溶液を使用
したエツチング工程でｎ”ａ−５ｉをバターニングして
、ソース電極２１、ドレイン電極２２のパターンを形成
する。この時、ソース電極２１とドレイン電極２２のパ
ターンを形成したレジストパターンを用いて、半導体層
１４のパターンをも形成するようにする（第３図（ｂ）
参照）。
その後、プラズマＣＶＤ法により、Ｎ、ＯとＳｉＨ，を
用いて層間膜１８′として酸化シリコン（Ｓ ｉ Ｏｘ
）を約５０００Ａ程度の厚さに堆積する（第３図（ｃ
）参照）。
用いて層間膜１８′として酸化シリコン（Ｓ ｉ Ｏｘ
）を約５０００Ａ程度の厚さに堆積する（第３図（ｃ
）参照）。
次に、第４のフォトリソプロセスを経てＨＦとＮＨ，Ｆ
の混合液でエツチングして層間絶縁膜１８′のパターン
を形成する。この時、ソース電極２１とドレイン電極２
２に配線用金属層２０ａと２０ｂが接続するためのコン
タクトホールを形成し、更に、ゲート端子１２ａにフィ
ールドプレート端子１９ｂが接続するコンタクトホール
２３を形成する。
の混合液でエツチングして層間絶縁膜１８′のパターン
を形成する。この時、ソース電極２１とドレイン電極２
２に配線用金属層２０ａと２０ｂが接続するためのコン
タクトホールを形成し、更に、ゲート端子１２ａにフィ
ールドプレート端子１９ｂが接続するコンタクトホール
２３を形成する。
レジスト剥離後、その上部にスパッタ法でアルミニウム
（ＡＩ）を約１μｍ程度の厚さて蒸着する。
（ＡＩ）を約１μｍ程度の厚さて蒸着する。
゛第５のフォトリソプロセスを経て、酢酸と硝酸とリン
酸と水の混合溶液を使用してＡＩをエツチングしてフィ
ールドプレート電極１９と配線用金属層２０を形成する
（第３図（ｄ）参照）。
酸と水の混合溶液を使用してＡＩをエツチングしてフィ
ールドプレート電極１９と配線用金属層２０を形成する
（第３図（ｄ）参照）。
このようにして、酸化シリコン（ＳｉＯｘ）を層間絶縁
膜１８′に用い、フィールドプレート端子１９ｂとゲー
ト端子１２ａをコンタクトした薄膜トランジスタが製造
される。
膜１８′に用い、フィールドプレート端子１９ｂとゲー
ト端子１２ａをコンタクトした薄膜トランジスタが製造
される。
本実施例では、フィールドプレート端子１９ｂとゲート
端子１２ａをコンタクトし、ゲート電極１２とフィール
ドプレート電極１９を同電位となるようにしている。
端子１２ａをコンタクトし、ゲート電極１２とフィール
ドプレート電極１９を同電位となるようにしている。
従来例では、フィールドプレート電極には１００ｖ１ゲ
ート電極には２０Ｖの電圧が印加されるようになってい
たが、本実施例のように層間絶縁膜を酸化シリコン（Ｓ
ｉＯｘ）、又は窒化シリコン（Ｓ ｉ Ｎｘ ）等の誘
電率εｒが高い無機膜を薄くして用いれば、フィールド
プレート電極１９が２０Ｖの電圧であっても十分機能で
きるものである。
ート電極には２０Ｖの電圧が印加されるようになってい
たが、本実施例のように層間絶縁膜を酸化シリコン（Ｓ
ｉＯｘ）、又は窒化シリコン（Ｓ ｉ Ｎｘ ）等の誘
電率εｒが高い無機膜を薄くして用いれば、フィールド
プレート電極１９が２０Ｖの電圧であっても十分機能で
きるものである。
具体的には、従来の層間絶縁膜１８は、誘電率εｒ−４
で厚さ約１μｍのポリイミドの有機膜を用いていたが、
本実施例の層間絶縁膜１８′は、誘電率εｒ−４の酸化
シリコン（ＳｉＯｘ）、又は誘電率εｒ−６，５の窒化
シリコン（Ｓ ｉ ＮＸ ）の無機膜を厚さ０．５μｍ
程度で用いることにしている。そのため、フィールドプ
レート電極１９にゲート電極１２と同じ２０Ｖの電圧が
掛かることになっても、十分フィールドプレートとして
チャネル領域Ｌ１からオフセット領域Ｌ２への電子の流
入経路を安定的に制御して、トランジスタ特性の経時変
化を小さくするよう機能するものである。
で厚さ約１μｍのポリイミドの有機膜を用いていたが、
本実施例の層間絶縁膜１８′は、誘電率εｒ−４の酸化
シリコン（ＳｉＯｘ）、又は誘電率εｒ−６，５の窒化
シリコン（Ｓ ｉ ＮＸ ）の無機膜を厚さ０．５μｍ
程度で用いることにしている。そのため、フィールドプ
レート電極１９にゲート電極１２と同じ２０Ｖの電圧が
掛かることになっても、十分フィールドプレートとして
チャネル領域Ｌ１からオフセット領域Ｌ２への電子の流
入経路を安定的に制御して、トランジスタ特性の経時変
化を小さくするよう機能するものである。
また、別の実施例として、層間絶縁膜１８′は５ｉＯＮ
膜などの無機膜を用いてもよい。
膜などの無機膜を用いてもよい。
本実施例によれば、フィールドプレート電極１９から引
き出されたフィールドプレート端子１９ｂがゲート電極
１２から引き出されたゲート端子１２ａにコンタクトホ
ール２３を介して接続するようにしているので、フィー
ルドプレート端子１９ｂに配線等を接続する必要がなく
なり、これにより高集積化した時に設計に余裕ができ、
高密度デバイスが実現できる効果がある。
き出されたフィールドプレート端子１９ｂがゲート電極
１２から引き出されたゲート端子１２ａにコンタクトホ
ール２３を介して接続するようにしているので、フィー
ルドプレート端子１９ｂに配線等を接続する必要がなく
なり、これにより高集積化した時に設計に余裕ができ、
高密度デバイスが実現できる効果がある。
また、端子数が減って設計に余裕ができることから、製
造歩留りを上げることができる効果がある。
造歩留りを上げることができる効果がある。
（発明の効果）
請求項１記載の発明によれば、オフセット領域を有し、
フィールドプレート電極が設けられた高耐圧の薄膜トラ
ンジスタにおいて、フィールドプレート電極から引き出
された端子を、前記ゲート電極から引き出された端子に
接続させる薄膜トランジスタとしているので、フィール
ドプレート電極から引き出された端子を別の配線等に接
続する必要がなく、デバイスの高集積化を図ることがで
きる効果がある。
フィールドプレート電極が設けられた高耐圧の薄膜トラ
ンジスタにおいて、フィールドプレート電極から引き出
された端子を、前記ゲート電極から引き出された端子に
接続させる薄膜トランジスタとしているので、フィール
ドプレート電極から引き出された端子を別の配線等に接
続する必要がなく、デバイスの高集積化を図ることがで
きる効果がある。
請求項２記載の発明によれば、オフセット領域を有し、
フィールドプレート電極がチャネル保護膜上に層間絶縁
膜を介して設けられた高耐圧の薄膜トランジスタにおい
て、フィールドプレート電極から引き出された端子を、
前記ゲート電極から引き出された端子に接続させ、層間
絶縁膜を無機膜とする薄膜トランジスタとしているので
、無機膜の層間絶縁膜は誘電性と耐圧性に優れており、
ゲート電極と同電位のフィールドプレート電極であって
も、半導体層内部の電子の流入経路を安定的に制御でき
、トランジスタ素子の経時変化を小さくできる効果があ
る。
フィールドプレート電極がチャネル保護膜上に層間絶縁
膜を介して設けられた高耐圧の薄膜トランジスタにおい
て、フィールドプレート電極から引き出された端子を、
前記ゲート電極から引き出された端子に接続させ、層間
絶縁膜を無機膜とする薄膜トランジスタとしているので
、無機膜の層間絶縁膜は誘電性と耐圧性に優れており、
ゲート電極と同電位のフィールドプレート電極であって
も、半導体層内部の電子の流入経路を安定的に制御でき
、トランジスタ素子の経時変化を小さくできる効果があ
る。
第１図は、本発明の一実施例に係る薄膜トランジスタの
平面説明図、第２図は第１図Ａ−Ａ’部分の断面説明図
、第３図（ａ）〜（ｄ）は本実施例の製造プロセス断面
説明図、第４図は従来の薄膜トランジスタの平面説明図
、第５図は第４図Ｂ−Ｂ’部分の断面説明図、第６図は
インバータ回路図である。 １１・・・・・・基板 １２・・・・・・ゲート電極 １３・・・・・・ゲート絶縁膜 １４・・・・・・半導体層 １５・・・・・・チャネル保護膜 １６・・・・・・オーミックコンタクト層１７・・・・
・・拡散防止層 １８・・・・・・層間絶縁膜 １９・・・・・・フィールドプレート電極２０・・・・
・・配線用金属層 ２１・・・・・・ソース電極 ２２・・・・・・ドレイン電極 ２３・・・・・・コンタクトホール 第１因 第２図 υ ℃ 第４図 第５図 第６図
平面説明図、第２図は第１図Ａ−Ａ’部分の断面説明図
、第３図（ａ）〜（ｄ）は本実施例の製造プロセス断面
説明図、第４図は従来の薄膜トランジスタの平面説明図
、第５図は第４図Ｂ−Ｂ’部分の断面説明図、第６図は
インバータ回路図である。 １１・・・・・・基板 １２・・・・・・ゲート電極 １３・・・・・・ゲート絶縁膜 １４・・・・・・半導体層 １５・・・・・・チャネル保護膜 １６・・・・・・オーミックコンタクト層１７・・・・
・・拡散防止層 １８・・・・・・層間絶縁膜 １９・・・・・・フィールドプレート電極２０・・・・
・・配線用金属層 ２１・・・・・・ソース電極 ２２・・・・・・ドレイン電極 ２３・・・・・・コンタクトホール 第１因 第２図 υ ℃ 第４図 第５図 第６図
Claims (2)
- （１）基板上にゲート電極と、ゲート絶縁膜と、半導体
層と、チャネル保護膜と、ソース電極、ドレイン電極と
を有し、ゲート電極とドレイン電極間にオフセット領域
を設け、前記ゲート電極の前記ドレイン電極側の端部を
覆うように層間絶縁膜を介して上部にフィールドプレー
ト電極を有する薄膜トランジスタにおいて、 前記フィールドプレート電極から引き出された端子を、
前記ゲート電極から引き出された端子に接続させること
を特徴とする薄膜トランジスタ。 - （２）第１項記載の薄膜トランジスタにおいて、層間絶
縁膜を無機膜としたことを特徴とする薄膜トランジスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2287151A JPH04162633A (ja) | 1990-10-26 | 1990-10-26 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2287151A JPH04162633A (ja) | 1990-10-26 | 1990-10-26 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162633A true JPH04162633A (ja) | 1992-06-08 |
Family
ID=17713737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2287151A Pending JPH04162633A (ja) | 1990-10-26 | 1990-10-26 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162633A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9496353B2 (en) | 2003-09-09 | 2016-11-15 | The Regents Of The University Of California | Fabrication of single or multiple gate field plates |
-
1990
- 1990-10-26 JP JP2287151A patent/JPH04162633A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9496353B2 (en) | 2003-09-09 | 2016-11-15 | The Regents Of The University Of California | Fabrication of single or multiple gate field plates |
| US10109713B2 (en) | 2003-09-09 | 2018-10-23 | The Regents Of The University Of California | Fabrication of single or multiple gate field plates |
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