JPH04165573A - 論理検証装置 - Google Patents
論理検証装置Info
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- JPH04165573A JPH04165573A JP2292909A JP29290990A JPH04165573A JP H04165573 A JPH04165573 A JP H04165573A JP 2292909 A JP2292909 A JP 2292909A JP 29290990 A JP29290990 A JP 29290990A JP H04165573 A JPH04165573 A JP H04165573A
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- 238000004088 simulation Methods 0.000 claims abstract description 33
- 238000012795 verification Methods 0.000 claims abstract description 9
- 238000000605 extraction Methods 0.000 claims description 3
- 230000008030 elimination Effects 0.000 claims 1
- 238000003379 elimination reaction Methods 0.000 claims 1
- 238000000034 method Methods 0.000 claims 1
- 239000000284 extract Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 230000007717 exclusion Effects 0.000 description 2
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理回路の論理検証を行う論理検証装置に関
する。
する。
従来の論理検証装置では、論理回路の機能仕様を正しく
反映した機能記述に対するシミュレーション結果と、機
能仕様を基に作成した論理回路記述のシミュレーション
結果とを比較し、その結果不一致が検出された不一致信
号だけを表示し、その後人手で不一致信号から入力側に
遡り論理回路の設計誤りを解析していた。
反映した機能記述に対するシミュレーション結果と、機
能仕様を基に作成した論理回路記述のシミュレーション
結果とを比較し、その結果不一致が検出された不一致信
号だけを表示し、その後人手で不一致信号から入力側に
遡り論理回路の設計誤りを解析していた。
上述した従来の論理検証装置では、大規模な論理回路設
計に対する論理検証において、多大な設計工数を費やし
ていた。
計に対する論理検証において、多大な設計工数を費やし
ていた。
本発明の論理検証装置は、論理回路の機能仕様を正しく
反映した機能記述を廟いてのシミュレーションと、前記
論理回路の機能仕様を基に設計した論理回路記述を用い
てのシミュレーションとを行い、両者のシミュレーショ
ン結果が一致したことを示す一致信号の情報と両者のシ
ミュレーション結果が不一致したことを示す不一致信号
の情報を作成する比較シミュレーション手段と。
反映した機能記述を廟いてのシミュレーションと、前記
論理回路の機能仕様を基に設計した論理回路記述を用い
てのシミュレーションとを行い、両者のシミュレーショ
ン結果が一致したことを示す一致信号の情報と両者のシ
ミュレーション結果が不一致したことを示す不一致信号
の情報を作成する比較シミュレーション手段と。
前記論理回路記述を入力し論理回路の接続情報を作成す
る回路記述入力手段と、 前記不一致信号の情報を用いて前記論理回路の接続情報
から不一致信号の入力側の論理回路を抽出した不一致回
路情報を作成する不一致回路抽出手段と、 前記一致信号の情報と前記論理回路の接続情報を用いて
前記不一致回路情報から一致信号の入力側の論理回路を
排除することで不当な論理回路だけで構成される不当回
路情報を作成する一致回路排除手段と、 前記不当回路情報を用いて不当な論理回路だけで構成さ
れる論理回路を前記論理回路記述と同一形式で出力する
不当回路出力手段とを具備することを特徴とする。
る回路記述入力手段と、 前記不一致信号の情報を用いて前記論理回路の接続情報
から不一致信号の入力側の論理回路を抽出した不一致回
路情報を作成する不一致回路抽出手段と、 前記一致信号の情報と前記論理回路の接続情報を用いて
前記不一致回路情報から一致信号の入力側の論理回路を
排除することで不当な論理回路だけで構成される不当回
路情報を作成する一致回路排除手段と、 前記不当回路情報を用いて不当な論理回路だけで構成さ
れる論理回路を前記論理回路記述と同一形式で出力する
不当回路出力手段とを具備することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
まず、比較シミュレーション手段２は、設計者が論理回
路の機能仕様を基に設計した論理回路記述ａと論理回路
の機能仕様を正しく反映した機能記述すを入力し、各々
のシミュレーション結果を比較することにより論理の一
致性を検証し、両者のシミュレーション結果が一致した
ことを示す一致信号の情報ｅと、両者のシミュレーショ
ン結果が不一致であったことを示す不一致信号の情報ｄ
を作成する。
路の機能仕様を基に設計した論理回路記述ａと論理回路
の機能仕様を正しく反映した機能記述すを入力し、各々
のシミュレーション結果を比較することにより論理の一
致性を検証し、両者のシミュレーション結果が一致した
ことを示す一致信号の情報ｅと、両者のシミュレーショ
ン結果が不一致であったことを示す不一致信号の情報ｄ
を作成する。
また１回路記述入力手段１は、論理回路記述ａを入力し
論理回路の接続を示す論理回路の接続情報Ｃを作成する
。
論理回路の接続を示す論理回路の接続情報Ｃを作成する
。
次に、不一致回路抽出手段３は、不一致信号の情報ｄと
論理回路の接続情報Ｃを用いて、不一致信号から入力側
へ順に入力信号まで遡り、不一致信号の入力論理回路の
接続を示す不一致回路情報ｆを作成する。
論理回路の接続情報Ｃを用いて、不一致信号から入力側
へ順に入力信号まで遡り、不一致信号の入力論理回路の
接続を示す不一致回路情報ｆを作成する。
そして、一致回路排除手段４は、論理回路の接続情報Ｃ
と一致信号の情報ｅを用いて、一致信号から入力側へ順
に入力信号まで遡り、一致信号の入力論理回路を抽出し
、さらに不一致回路情報ｆから一致信号の入力論理回路
と重複する論理回路を除き、不当な論理回路だけで構成
される論理回路の接続を示す不当回路情報ｇを作成する
。
と一致信号の情報ｅを用いて、一致信号から入力側へ順
に入力信号まで遡り、一致信号の入力論理回路を抽出し
、さらに不一致回路情報ｆから一致信号の入力論理回路
と重複する論理回路を除き、不当な論理回路だけで構成
される論理回路の接続を示す不当回路情報ｇを作成する
。
最後に、不当回路出力手段５は、不当回路情報ｇを入力
し、不当な論理回路だけで構成される論理回路を論理回
路記述ａと同一形式で、不当回路記述りとして出力する
。
し、不当な論理回路だけで構成される論理回路を論理回
路記述ａと同一形式で、不当回路記述りとして出力する
。
第２図は、本発明の一実施例におけるデータフローを具
体的かつイメージ的に表現したものである。
体的かつイメージ的に表現したものである。
論理回路記述ａは、入力信号り、Ｅ、Ｆ、Ｇ。
Ｈが、演算素子ｉ、ｊｔｋ、ｌ、ｍにより演算され、そ
の結果が信号Ａ、Ｂ、Ｃとして出力されるという論理回
路を表現している。また、機能記述すは、入力信号り、
Ｅを入力とした関数ＦＭＣＩの演算結果が信号Ａとして
出力されることを表現している。同様に入力信号り、Ｅ
、Ｆ、Ｇ、Ｈを入力とした関数ＦＮＣ２の演算結果が信
号Ｂとして出力されることを表現し、また、入力信号り
。
の結果が信号Ａ、Ｂ、Ｃとして出力されるという論理回
路を表現している。また、機能記述すは、入力信号り、
Ｅを入力とした関数ＦＭＣＩの演算結果が信号Ａとして
出力されることを表現している。同様に入力信号り、Ｅ
、Ｆ、Ｇ、Ｈを入力とした関数ＦＮＣ２の演算結果が信
号Ｂとして出力されることを表現し、また、入力信号り
。
Ｅ、Ｈを入力とした関数ＦＮＣ３の演算結果が信号Ｃと
して出力されることを表現している。
して出力されることを表現している。
まず、比較シミュレーション手段２が、論理回路記述ａ
と機能記述すを用いて、各々のシミュレーション結果を
比較し１両者のシミュレーション結果が不一致であった
ことを示す信号が信号Ｂであったことを示す不一致信号
情報ｄを出力し、両者のシミュレーション結果が一致し
た信号が信号Ａ、Ｃであったことを示す一致信号情報ｅ
を出力する。
と機能記述すを用いて、各々のシミュレーション結果を
比較し１両者のシミュレーション結果が不一致であった
ことを示す信号が信号Ｂであったことを示す不一致信号
情報ｄを出力し、両者のシミュレーション結果が一致し
た信号が信号Ａ、Ｃであったことを示す一致信号情報ｅ
を出力する。
そして、回路記述入力手段１が、論理回路記述ａを用い
て、信号Ａ、Ｂ、Ｃから入力信号り、Ｅ。
て、信号Ａ、Ｂ、Ｃから入力信号り、Ｅ。
Ｆ、Ｇ、Ｈまでの接続を情報を論理回路の接続情報Ｃと
して出力する。
して出力する。
つまり、論理回路の接続情報Ｃにおいて、′Ａ←（ｉ）
”は信号Ａが演算素子ｉの出力であることを、さらに“
ｉ←（Ｄ、Ｅ）’″は演算素子ｉの入力が信号り、Ｅで
あることを、さらに“Ｂ←（１）”は信号Ｂの入力が演
算素子１であることを、さらに１←（ｉｔ ｊｖ ｋ）
”は演算素子１の入力が演算素子ｉｖ Ｊｔ ｋである
ことを、さらにｊ←（Ｆ、Ｇ）”は演算素子Ｊの入力が
入力信号Ｆ、Ｇであることを、Ｃ←（ｎｎ）”は信号Ｃ
の入力が演算素子ｍであることを、さらに“ｍ←（ｉｔ
ｋ）”は演算素子ｍの入力が演算素子ｉ。
”は信号Ａが演算素子ｉの出力であることを、さらに“
ｉ←（Ｄ、Ｅ）’″は演算素子ｉの入力が信号り、Ｅで
あることを、さらに“Ｂ←（１）”は信号Ｂの入力が演
算素子１であることを、さらに１←（ｉｔ ｊｖ ｋ）
”は演算素子１の入力が演算素子ｉｖ Ｊｔ ｋである
ことを、さらにｊ←（Ｆ、Ｇ）”は演算素子Ｊの入力が
入力信号Ｆ、Ｇであることを、Ｃ←（ｎｎ）”は信号Ｃ
の入力が演算素子ｍであることを、さらに“ｍ←（ｉｔ
ｋ）”は演算素子ｍの入力が演算素子ｉ。
ｋであることを、さらに“ｋ←（Ｈ）”は演算素子にの
入力が入力信号Ｈであることを表している。
入力が入力信号Ｈであることを表している。
次に、不一致回路抽出手段３が、論理回路の接続情報Ｃ
と不一致信号の情報ｄを用いて、不一致信号から入力側
へ順に入力信号まで遡って、不一致信号である信号Ｂの
入力論理回路の接続を表す不一致回路情報ｆを出力する
。
と不一致信号の情報ｄを用いて、不一致信号から入力側
へ順に入力信号まで遡って、不一致信号である信号Ｂの
入力論理回路の接続を表す不一致回路情報ｆを出力する
。
つまり、論理回路の接続情報Ｃにおいて、不一致信号の
情報ｄで示される信号Ｂの入力は演算素子１であり、さ
らに演算素子１の入力は演算素子ｌｐ Ｊｔ ｋであり
、さらに演算素子ｉの入力は入力信号り、Ｅであり、さ
らに演算素子ｊの入力は入力信号Ｆ、Ｇであり、さらに
演算素子にの入力は入力信号Ｈであることを、不一致回
路抽出手段３が解析し、それら一連の接続情報を信号Ｂ
の入力論理回路として論理回路の接続情報Ｃとして抽出
し、その情報を不一致回路情報ｆとして出力する。
情報ｄで示される信号Ｂの入力は演算素子１であり、さ
らに演算素子１の入力は演算素子ｌｐ Ｊｔ ｋであり
、さらに演算素子ｉの入力は入力信号り、Ｅであり、さ
らに演算素子ｊの入力は入力信号Ｆ、Ｇであり、さらに
演算素子にの入力は入力信号Ｈであることを、不一致回
路抽出手段３が解析し、それら一連の接続情報を信号Ｂ
の入力論理回路として論理回路の接続情報Ｃとして抽出
し、その情報を不一致回路情報ｆとして出力する。
そして、一致回路排除手段４が、論理回路の接続情報Ｃ
と一致信号の情報ｅを用いて、不一致回路情報ｆから一
致信号の入力論理回路と重複する論理回路を除き、不当
な論理だけで構成される論理回路の接続を表す不当回路
情報ｇを作成する。
と一致信号の情報ｅを用いて、不一致回路情報ｆから一
致信号の入力論理回路と重複する論理回路を除き、不当
な論理だけで構成される論理回路の接続を表す不当回路
情報ｇを作成する。
つまり、一致回路排除手段４が、論理回路の接続情報Ｃ
と一致信号の情報ｅを用いて、一致信号Ａの入力が演算
素子ｉであり、さらに演算素子ｉの入力が入力信号り、
Ｅであり、一方、一致信号Ｃの入力が演算素子ｍであり
、さらに演算素子ｍの入力が演算素子ｉ、にであり、さ
らに演算素子にの入力が入力信号Ｈであることを解析し
、それら一連の接続情報を一致信号の入力論理回路の接
続情報とし、不一致回路情報ｆにおいて、その−致信号
の入力論理回路の接続情報と重複する接続情報である“
ｉ←（Ｄ、Ｅ）”と“ｋ←（Ｈ）”を不一致回路情報ｆ
から排除し、排除の結果列された接続情報を不当回路情
報１２として出力する。
と一致信号の情報ｅを用いて、一致信号Ａの入力が演算
素子ｉであり、さらに演算素子ｉの入力が入力信号り、
Ｅであり、一方、一致信号Ｃの入力が演算素子ｍであり
、さらに演算素子ｍの入力が演算素子ｉ、にであり、さ
らに演算素子にの入力が入力信号Ｈであることを解析し
、それら一連の接続情報を一致信号の入力論理回路の接
続情報とし、不一致回路情報ｆにおいて、その−致信号
の入力論理回路の接続情報と重複する接続情報である“
ｉ←（Ｄ、Ｅ）”と“ｋ←（Ｈ）”を不一致回路情報ｆ
から排除し、排除の結果列された接続情報を不当回路情
報１２として出力する。
最後に、不当回路出力手段５が、不当回路情報ｇを用い
て、接続情報だけで表されている不当論理回路の論理回
路記述ａと同一形式で、不当回路情報ｇとして出力する
。
て、接続情報だけで表されている不当論理回路の論理回
路記述ａと同一形式で、不当回路情報ｇとして出力する
。
ここで、不当回路記述りは、疑似入力信号主１゜入力信
号Ｆ、Ｇ、疑似入力信号に１の各入力信号が演算素子Ｌ
Ｊにより演算された結果が信号として出力される論理回
路を表現している。ただし。
号Ｆ、Ｇ、疑似入力信号に１の各入力信号が演算素子Ｌ
Ｊにより演算された結果が信号として出力される論理回
路を表現している。ただし。
疑似入力信号１１は、入力信号り、Ｅと演算素子ｉから
なる論理回路の正当性が保証されており、論理回路記述
ａから正当性が保証された論理回路を全て排除した不当
論理回路における入力信号となるため、発生した疑似入
力信号である。同様に、疑似入力信号に１は、入力信号
Ｈと演算素子ｋからなる論理回路の正当性が保証されて
おり、前記不当論理回路における入力信号となるため、
発生した疑似入力信号である。
なる論理回路の正当性が保証されており、論理回路記述
ａから正当性が保証された論理回路を全て排除した不当
論理回路における入力信号となるため、発生した疑似入
力信号である。同様に、疑似入力信号に１は、入力信号
Ｈと演算素子ｋからなる論理回路の正当性が保証されて
おり、前記不当論理回路における入力信号となるため、
発生した疑似入力信号である。
結果として、正当性を保証されていない論理回路のみが
、不当回路記述りで表現されており、論理回路記述ａ中
の信号Ｂが不当である原因すなわち論理回路の設計誤り
を原因を容易に解析できる。
、不当回路記述りで表現されており、論理回路記述ａ中
の信号Ｂが不当である原因すなわち論理回路の設計誤り
を原因を容易に解析できる。
以上説明したように本発明は、論理回路の仕様を正しく
反映した機能記述のシミュレーション結果と設計者が作
成した論理回路記述のシミュレーション結果とを比較す
る比較シミュレーションが出力する不一致信号情報と一
致信号情報から、論理回路の設計誤りを含む論理回路を
指摘することにより、設計誤りの解析時間を大幅に短縮
できるという効果を奏する。
反映した機能記述のシミュレーション結果と設計者が作
成した論理回路記述のシミュレーション結果とを比較す
る比較シミュレーションが出力する不一致信号情報と一
致信号情報から、論理回路の設計誤りを含む論理回路を
指摘することにより、設計誤りの解析時間を大幅に短縮
できるという効果を奏する。
第１図は本発明の一実施例のブロック図、第２図は同実
施例におけるデータフロー図である。 １・・・回路記述入力手段、２・・・比較シミュレーシ
ョン手段、３・・・不一致回路抽出手段、４・・・一致
回路排除手段、５・・・不当回路出力手段、ａ・・・論
理回路記述、ｂ・・・機能記述、Ｃ・・・論理回路の接
続情報、ｄ・・・不一致信号の情報、ｅ・・・一致信号
の情報。 ｆ・・・不一致回路情報、ｇ・・・不当回路情報、ｈ・
・・不当回路記述。
施例におけるデータフロー図である。 １・・・回路記述入力手段、２・・・比較シミュレーシ
ョン手段、３・・・不一致回路抽出手段、４・・・一致
回路排除手段、５・・・不当回路出力手段、ａ・・・論
理回路記述、ｂ・・・機能記述、Ｃ・・・論理回路の接
続情報、ｄ・・・不一致信号の情報、ｅ・・・一致信号
の情報。 ｆ・・・不一致回路情報、ｇ・・・不当回路情報、ｈ・
・・不当回路記述。
Claims (1)
- 【特許請求の範囲】 １、論理回路の機能仕様を正しく反映した機能記述を用
いてのシミュレーションと、前記論理回路の機能仕様を
基に設計した論理回路記述を用いてのシミュレーション
とを行い、両者のシミュレーション結果が一致したこと
を示す一致信号の情報と両者のシミュレーション結果が
不一致したことを示す不一致信号の情報を作成する比較
シミュレーション手段と、 前記論理回路記述を入力し論理回路の接続情報を作成す
る回路記述入力手段と、 前記不一致信号の情報を用いて前記論理回路の接続情報
から不一致信号の入力側の論理回路を抽出した不一致回
路情報を作成する不一致回路抽出手段と、 前記一致信号の情報と前記論理回路の接続情報を用いて
前記不一致回路情報から一致信号の入力側の論理回路を
排除することで不当な論理回路だけで構成される不当回
路情報を作成する一致回路排除手段と、 前記不当回路情報を用いて不当な論理回路だけで構成さ
れる論理回路を前記論理回路記述と同一形式で出力する
不当回路出力手段とを具備することを特徴とする論理検
証装置。 ２、論理回路の機能仕様を正しく反映した機能記述を用
いてのシミュレーションと、前記論理回路の機能仕様を
基に設計した論理回顧記述を用いてのシミュレーション
とを行い、両者のシミュレーション結果が一致したこと
を示す一致信号の情報と両者のシミュレーション結果が
不一致したことを示す不一致信号の情報を作成し、前記
論理回路記述を入力し論理回路の接続情報を作成し、前
記不一致信号の情報を用いて前記論理回路の接続情報か
ら不一致信号の入力側の論理回路を抽出した不一致回路
情報を作成し、前記一致信号の情報と前記論理回路の接
続情報を用いて前記不一致回路情報から一致信号の入力
側の論理回路を排除することで不当な論理回路だけで構
成される不当回路情報を作成し、前記不当回路情報を用
いて不当な論理回路だけで構成される論理回路を前記論
理回路記述と同一形式で出力することを特徴とする論理
検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292909A JPH04165573A (ja) | 1990-10-30 | 1990-10-30 | 論理検証装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292909A JPH04165573A (ja) | 1990-10-30 | 1990-10-30 | 論理検証装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04165573A true JPH04165573A (ja) | 1992-06-11 |
Family
ID=17787972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292909A Pending JPH04165573A (ja) | 1990-10-30 | 1990-10-30 | 論理検証装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04165573A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6023567A (en) * | 1996-10-07 | 2000-02-08 | International Business Machines Corporation | Method and apparatus for verifying timing rules for an integrated circuit design |
| JP2000132417A (ja) * | 1998-10-16 | 2000-05-12 | Fujitsu Ltd | Ｘリストに基づく多重エラ―及び故障を診断する方法並びにシステム |
-
1990
- 1990-10-30 JP JP2292909A patent/JPH04165573A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6023567A (en) * | 1996-10-07 | 2000-02-08 | International Business Machines Corporation | Method and apparatus for verifying timing rules for an integrated circuit design |
| JP2000132417A (ja) * | 1998-10-16 | 2000-05-12 | Fujitsu Ltd | Ｘリストに基づく多重エラ―及び故障を診断する方法並びにシステム |
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