JPH04165781A - 画像記憶装置 - Google Patents
画像記憶装置Info
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- JPH04165781A JPH04165781A JP2291469A JP29146990A JPH04165781A JP H04165781 A JPH04165781 A JP H04165781A JP 2291469 A JP2291469 A JP 2291469A JP 29146990 A JP29146990 A JP 29146990A JP H04165781 A JPH04165781 A JP H04165781A
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- circuit
- field
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- interlace
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は画像記憶装置に関し、より具体的には、少なく
とも１フレームの静止画を記憶する画像記憶装置に関す
る。
とも１フレームの静止画を記憶する画像記憶装置に関す
る。
［従来の技術］
ビデオ信号は一般に、１フレームを奇フィールドの信号
と偶フィールドの信号か交互するインターレース信号に
なっており、従来の画像記憶装置は、入力ビデオ信号の
同期信号により奇フィールドか偶フィールドかを判別し
、その判別結果に応じて書き込みアドレスを制御するよ
うにしていた。
と偶フィールドの信号か交互するインターレース信号に
なっており、従来の画像記憶装置は、入力ビデオ信号の
同期信号により奇フィールドか偶フィールドかを判別し
、その判別結果に応じて書き込みアドレスを制御するよ
うにしていた。
［発明が解決しようとする課題］
しかし、例えば電子スチル・カメラ・システムにおける
記録媒体であるスチル・ビデオ・フロッピーにフィール
ド記録された画像を再生する場合や、ビデオ・テープ・
レコーダ（ＶＴＲ）のスチル再生の場合には、画像記憶
装置には、一方のフィールドの信号が繰り返し供給され
るノンインターレース信号になっている。従って、例え
ば奇フィールドの画像信号のみが供給されるノンインタ
ーレース信号の場合には、奇フイールド用のフィールド
・メモリには入力画像が記憶されるが、偶フイールド用
のフィールド・メモリには、対応する偶フィールドの信
号が記憶されていない。即ち、偶フイールド用のフィー
ルド・メモリは、以前の画像を記憶したままか又は、以
前の画像かクリアされて何も記憶していない状態になっ
てＪ）る。
記録媒体であるスチル・ビデオ・フロッピーにフィール
ド記録された画像を再生する場合や、ビデオ・テープ・
レコーダ（ＶＴＲ）のスチル再生の場合には、画像記憶
装置には、一方のフィールドの信号が繰り返し供給され
るノンインターレース信号になっている。従って、例え
ば奇フィールドの画像信号のみが供給されるノンインタ
ーレース信号の場合には、奇フイールド用のフィールド
・メモリには入力画像が記憶されるが、偶フイールド用
のフィールド・メモリには、対応する偶フィールドの信
号が記憶されていない。即ち、偶フイールド用のフィー
ルド・メモリは、以前の画像を記憶したままか又は、以
前の画像かクリアされて何も記憶していない状態になっ
てＪ）る。
このような状態で、画像記憶装置に記憶される画像のハ
ード・コピーをとろうとすると、一方のフィールドでは
最後に記憶した画像が出力されるが、他方のフィールド
では無関係な画像が出力されるといった事態になりかね
な−い。
ード・コピーをとろうとすると、一方のフィールドでは
最後に記憶した画像が出力されるが、他方のフィールド
では無関係な画像が出力されるといった事態になりかね
な−い。
そこで本発明は、このような不都合を解消した画像記憶
装置を提示することを目的とする。
装置を提示することを目的とする。
［課題を解決するための手段］
本発明に係る画像記憶装置は、入力画像信号がインター
レース信号かノンインターレース信号かを判別する手段
と、入力画像信号をメモリ手段に書き込む書込み手段と
、前記判別手段の判別に応して、当該書込み手段を制御
する制御手段とを有することを特徴とする。
レース信号かノンインターレース信号かを判別する手段
と、入力画像信号をメモリ手段に書き込む書込み手段と
、前記判別手段の判別に応して、当該書込み手段を制御
する制御手段とを有することを特徴とする。
［作用コ
上記手段により、入力画像信号がインターレース信号で
もノンインターレース信号でも支障なくメモリ手段に書
き込める。また、入力画像信号がノンインターレース信
号の場合には、強制的にフィール下取り込みを行ない、
出力に際して、足りないフィールドの信号を補間して疑
似フレーム信号とするので、片フィールドのみの画像を
出力してしまうということがなくなる。
もノンインターレース信号でも支障なくメモリ手段に書
き込める。また、入力画像信号がノンインターレース信
号の場合には、強制的にフィール下取り込みを行ない、
出力に際して、足りないフィールドの信号を補間して疑
似フレーム信号とするので、片フィールドのみの画像を
出力してしまうということがなくなる。
［実施例コ
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例の構成ブロック図を示す。１
０はコンポジット・ビデオ信号の入力端子、１２は入力
端子１０に入力するコンポジット信号をＲＧＢ信号に変
換する入力画像処理回路、１４ＲはＲ信号を記憶するＲ
メモリ、１４ＧはＧ信号を記憶するＧメモリ、１４Ｂは
Ｂ信号を記憶するＢメモリ、１６はメモリ１４Ｒ，１４
Ｇ、１４Ｂの書き込み及び読み出しを制御するメモリ制
御回路、１８はメモリ制御回路からのＲＧＢ信号をコン
ポジット信号に変換する出力画像処理回路、２０は出力
端子、２２は全体を制御するシステム制御回路である。
０はコンポジット・ビデオ信号の入力端子、１２は入力
端子１０に入力するコンポジット信号をＲＧＢ信号に変
換する入力画像処理回路、１４ＲはＲ信号を記憶するＲ
メモリ、１４ＧはＧ信号を記憶するＧメモリ、１４Ｂは
Ｂ信号を記憶するＢメモリ、１６はメモリ１４Ｒ，１４
Ｇ、１４Ｂの書き込み及び読み出しを制御するメモリ制
御回路、１８はメモリ制御回路からのＲＧＢ信号をコン
ポジット信号に変換する出力画像処理回路、２０は出力
端子、２２は全体を制御するシステム制御回路である。
メモリ１４Ｒ，１４Ｇ、１４Ｂはそれぞれ、２つのフィ
ールド・メモリを具備するフレーム・メモリである。
ールド・メモリを具備するフレーム・メモリである。
第２図は、入力画像処理回路１２の詳細な回路構成を示
す。入力端子１０からのコンポジット・ビデオ信号はＹ
／Ｃ分離回路１００及び同期分離回路１１８に印加され
る。Ｙ／Ｃ分離回路１００はコンポジット信号を輝度信
号とクロマ信号に分離し、分離されたクロマ信号はデコ
ーダ１０２により色差信号Ｒ−Ｙと同Ｂ−Ｙに変換され
る。マトリクス回路１０４はＹ／Ｃ分離回路１００から
の輝度信号と、デコーダ１０２からの色差信号Ｒ−Ｙ、
Ｂ−ＹとからＲＧＢ信号を形成する。マトリクス回路１
０４によるＲ、Ｇ、Ｂの各信号は、それぞれローパス・
フィルタ（ＬＰＦ）１０６゜１０８．１１０により帯域
制限されてＡ／Ｄ変換器１１１，１１４，１１６に印加
される。
す。入力端子１０からのコンポジット・ビデオ信号はＹ
／Ｃ分離回路１００及び同期分離回路１１８に印加され
る。Ｙ／Ｃ分離回路１００はコンポジット信号を輝度信
号とクロマ信号に分離し、分離されたクロマ信号はデコ
ーダ１０２により色差信号Ｒ−Ｙと同Ｂ−Ｙに変換され
る。マトリクス回路１０４はＹ／Ｃ分離回路１００から
の輝度信号と、デコーダ１０２からの色差信号Ｒ−Ｙ、
Ｂ−ＹとからＲＧＢ信号を形成する。マトリクス回路１
０４によるＲ、Ｇ、Ｂの各信号は、それぞれローパス・
フィルタ（ＬＰＦ）１０６゜１０８．１１０により帯域
制限されてＡ／Ｄ変換器１１１，１１４，１１６に印加
される。
他方、同期分離回路１１８は入力端子１０からのコンポ
ジット信号から複合同期信号を分離し、水平垂直分離回
路１２０は複合同期信号を水平同期信号ＨＤと垂直同期
信号ＶＤに分離し、奇／偶判別回路１２２は同期分離回
路１１８から出力される複合同期信号から奇フィールド
か偶フィールドかを判別する。水平垂直分離回路１２０
で分離された垂直同期信号ＶＤと、奇／偶判別回路１２
２の判別結果出力はインターレース／ノンインターレー
ス判別回路１２６に印加され、判別回路１２６は、詳細
は後述するが、入力端子１０に続けて人力する画像信号
がインターレース信号かノンインターレース信号かを判
別し、判別結果のインターレース／ノンインターレース
信号４４はシステム制御回路２２に供給される。
ジット信号から複合同期信号を分離し、水平垂直分離回
路１２０は複合同期信号を水平同期信号ＨＤと垂直同期
信号ＶＤに分離し、奇／偶判別回路１２２は同期分離回
路１１８から出力される複合同期信号から奇フィールド
か偶フィールドかを判別する。水平垂直分離回路１２０
で分離された垂直同期信号ＶＤと、奇／偶判別回路１２
２の判別結果出力はインターレース／ノンインターレー
ス判別回路１２６に印加され、判別回路１２６は、詳細
は後述するが、入力端子１０に続けて人力する画像信号
がインターレース信号かノンインターレース信号かを判
別し、判別結果のインターレース／ノンインターレース
信号４４はシステム制御回路２２に供給される。
ゲーテイツト・オシレータ１２４は水平垂直分離口路１
２０から出力される水平同期信号により所定周波数のサ
ンプリング・クロック３６を発生する。Ａ／Ｄ変換器１
１２．．１１４，１１６は、ゲーテイツト・オシレータ
１２４からのサンプリング・クロックに応じて、それぞ
れＬ Ｐ Ｆ １０６゜１０８．１１０の出力を８ビツ
ト・ディジタル信号に変換する。
２０から出力される水平同期信号により所定周波数のサ
ンプリング・クロック３６を発生する。Ａ／Ｄ変換器１
１２．．１１４，１１６は、ゲーテイツト・オシレータ
１２４からのサンプリング・クロックに応じて、それぞ
れＬ Ｐ Ｆ １０６゜１０８．１１０の出力を８ビツ
ト・ディジタル信号に変換する。
第５図はインターレース／ノンインターレース判別回路
１２６の回路構成例を示し、第６図は、インターレース
信号が入力している場合のタイミング・チャートを示す
。奇／偶判別回路１２２の判別結果である奇／偶信号４
２がＤフリップフロップ１２８のＤ入力に印加され、そ
のクロック端子には水平垂直分離回路１２０からの垂直
同期信号４０が印加されている。インターレース信号で
あるから、奇／偶信号４２は１フイールド毎にＨ（ハイ
）からしくロー）、ＬからＨになり、Ｄフリップフロッ
プ１２８の出力は第６図（３）に示すように、垂直同期
信号（第６図（１））の立上がりに応じてＨからり、Ｌ
からＨに変化する。
１２６の回路構成例を示し、第６図は、インターレース
信号が入力している場合のタイミング・チャートを示す
。奇／偶判別回路１２２の判別結果である奇／偶信号４
２がＤフリップフロップ１２８のＤ入力に印加され、そ
のクロック端子には水平垂直分離回路１２０からの垂直
同期信号４０が印加されている。インターレース信号で
あるから、奇／偶信号４２は１フイールド毎にＨ（ハイ
）からしくロー）、ＬからＨになり、Ｄフリップフロッ
プ１２８の出力は第６図（３）に示すように、垂直同期
信号（第６図（１））の立上がりに応じてＨからり、Ｌ
からＨに変化する。
排他的ノア回路１３０は奇／偶信号４２とＤフリップフ
ロップ１２８の出力の排他的ノアをとり、−その出力は
第６図（４）に示す波形になり、Ｄフリップフロップ１
３４のＤ入力に印加される。Ｄフリップフロップ１３４
のクロック入力には、インバータ１３２により垂直同期
信号４０を反転した信号が印加されており、Ｄフリップ
フロップ１３４は垂直同期信号４０の立下がり時点での
Ｄ入力を出力する。第６図の場合には、Ｄフリップフロ
７プの出力はＬのままである。
ロップ１２８の出力の排他的ノアをとり、−その出力は
第６図（４）に示す波形になり、Ｄフリップフロップ１
３４のＤ入力に印加される。Ｄフリップフロップ１３４
のクロック入力には、インバータ１３２により垂直同期
信号４０を反転した信号が印加されており、Ｄフリップ
フロップ１３４は垂直同期信号４０の立下がり時点での
Ｄ入力を出力する。第６図の場合には、Ｄフリップフロ
７プの出力はＬのままである。
他方、ノンインターレース信号が入力している場合、奇
／偶信号４２はＨ又はＬのままであり、従って、Ｄフリ
ップフロップ１２８の出力も垂直同期信号４０に関わら
すＨ又はＬのままである。
／偶信号４２はＨ又はＬのままであり、従って、Ｄフリ
ップフロップ１２８の出力も垂直同期信号４０に関わら
すＨ又はＬのままである。
従って、排他的ノア回路１３０の出力は常にＨになり、
Ｄフリップフロップ１３４の出力も、常にＨである。
Ｄフリップフロップ１３４の出力も、常にＨである。
このようにして、インターレース／ノンインターレース
判別回路１２６の出力（即ち、Ｄフリップフロップ１３
４の出力）４４は、インターレース信号の場合にＬとな
り、ノンインターレース信号の場合にはＨとなる。
判別回路１２６の出力（即ち、Ｄフリップフロップ１３
４の出力）４４は、インターレース信号の場合にＬとな
り、ノンインターレース信号の場合にはＨとなる。
システム制御回路２２は入力画像処理回路１２からのイ
ンターレース／ノンインターレース信号４４により、イ
ンターレースの場合にはフレーム取り込みを、ノンイン
ターレースの場合にはフィールド取り込みをメモリ制御
回路１６に指示する。
ンターレース／ノンインターレース信号４４により、イ
ンターレースの場合にはフレーム取り込みを、ノンイン
ターレースの場合にはフィールド取り込みをメモリ制御
回路１６に指示する。
メモリ制御回路１６の回路構成例を第３図に示す。入力
画像をメモリ１４Ｒ，１４Ｇ、１４Ｂに書き込む場合を
先ず説明する。システム制御回路２２からの制御信号に
よりスイッチ１３６Ｒ，１３６Ｇ、１３６Ｂ、１４４，
１４６，１４８，１５０はａ接点に接続する。Ｈエリア
信号発生回路１５２には、スイッチ１４４を介してゲー
テイツト・オシレータ１２４からサンプリング・クロッ
ク３６が印加され、スイッチ１４６を介して水平垂直分
離回路１２０から水平同期信号３８が印加され、水平方
向の有効画面に相当するエリア信号を発生する。また、
■エリア信号発生回路１５４には、スイッチ１４６，１
４８を介して水平垂直分離回路１２０から水平同期信号
３８及び垂直同期信号４０が印加され、垂直方向の有効
画面に相当するエリア信号を発生する。
画像をメモリ１４Ｒ，１４Ｇ、１４Ｂに書き込む場合を
先ず説明する。システム制御回路２２からの制御信号に
よりスイッチ１３６Ｒ，１３６Ｇ、１３６Ｂ、１４４，
１４６，１４８，１５０はａ接点に接続する。Ｈエリア
信号発生回路１５２には、スイッチ１４４を介してゲー
テイツト・オシレータ１２４からサンプリング・クロッ
ク３６が印加され、スイッチ１４６を介して水平垂直分
離回路１２０から水平同期信号３８が印加され、水平方
向の有効画面に相当するエリア信号を発生する。また、
■エリア信号発生回路１５４には、スイッチ１４６，１
４８を介して水平垂直分離回路１２０から水平同期信号
３８及び垂直同期信号４０が印加され、垂直方向の有効
画面に相当するエリア信号を発生する。
アドレス・カウンタ１５６は、システム制御回路２２か
らのフレーム取り込み又はフィールド取り込みの制御信
号の下で、サンプリング・クロック３６、Ｈエリア信号
発生回路１５２及びＶエリア信号発生回路１５４の出力
するエリア信号、並びに奇／偶信号４２に従い、メモリ
１４Ｒ，１４Ｇ、１４Ｂのアドレス信号４８，５４．６
０を発生する。また、制御信号発生回路１５８は、シス
テム制御回路２２からのフレーム取り込み又はフィール
ド取り込みの制御信号の下で、サンプリング・クロック
３６、及びＨエリア信号発生回路１５２の出力するエリ
ア信号に従い、メモリ１４Ｒ３１４Ｇ、１４Ｂへの書き
込みに必要な制御信号４６．５２．５８を発生する。こ
のアドレス信号４８．５４．６０及び制御信号４６，５
２．５８により、Ａ／Ｄ変換器１１２，１１４，１１６
から出力されるＲ、Ｇ、Ｂの各信号３０，３２．３４が
メモリ１４Ｒ，１４Ｇ、１４Ｂに書き込まれる。
らのフレーム取り込み又はフィールド取り込みの制御信
号の下で、サンプリング・クロック３６、Ｈエリア信号
発生回路１５２及びＶエリア信号発生回路１５４の出力
するエリア信号、並びに奇／偶信号４２に従い、メモリ
１４Ｒ，１４Ｇ、１４Ｂのアドレス信号４８，５４．６
０を発生する。また、制御信号発生回路１５８は、シス
テム制御回路２２からのフレーム取り込み又はフィール
ド取り込みの制御信号の下で、サンプリング・クロック
３６、及びＨエリア信号発生回路１５２の出力するエリ
ア信号に従い、メモリ１４Ｒ３１４Ｇ、１４Ｂへの書き
込みに必要な制御信号４６．５２．５８を発生する。こ
のアドレス信号４８．５４．６０及び制御信号４６，５
２．５８により、Ａ／Ｄ変換器１１２，１１４，１１６
から出力されるＲ、Ｇ、Ｂの各信号３０，３２．３４が
メモリ１４Ｒ，１４Ｇ、１４Ｂに書き込まれる。
次に、メモリ１４Ｒ，１４Ｇ、１４Ｂの記憶するフレー
ム信号を読み出して、出力画像処理回路１８に出力する
場合の動作を説明する。この場合、システム制御回路２
２からの制御信号により、スイッチ１３６Ｒ，１３６Ｇ
、１３６Ｂ、１４４゜１４６．１４８，１５０はｂ接点
に接続し、スイッチ１４２Ｒ，１４２Ｇ、１４２Ｂは常
時す接点に接続する。
ム信号を読み出して、出力画像処理回路１８に出力する
場合の動作を説明する。この場合、システム制御回路２
２からの制御信号により、スイッチ１３６Ｒ，１３６Ｇ
、１３６Ｂ、１４４゜１４６．１４８，１５０はｂ接点
に接続し、スイッチ１４２Ｒ，１４２Ｇ、１４２Ｂは常
時す接点に接続する。
詳細は後述するか、スイッチ１４４．１’４６゜１４８
．１５０を介して出力画像処理回路１８から、それぞれ
サンプリング・クロック３６、水平同期信号３８、垂直
同期信号７０及び、奇／偶信号４２と同様のサンプリン
グ・クロック７０、水平同期信号７２、垂直同期信号７
４及び、奇／偶信号７６が供給されており、Ｈエリア信
号発生回路１５２、■エリア信号発生回路１５４及びア
ドレス・カウンタ１５６は同様にアドレス信号４８゜５
４．６０を発生する。制御信号発生回路１５８は、シス
テム制御回路２２からの制御信号に従い、フレーム記憶
した画像信号のフレーム読み出しを行なうための制御信
号を発生する。
．１５０を介して出力画像処理回路１８から、それぞれ
サンプリング・クロック３６、水平同期信号３８、垂直
同期信号７０及び、奇／偶信号４２と同様のサンプリン
グ・クロック７０、水平同期信号７２、垂直同期信号７
４及び、奇／偶信号７６が供給されており、Ｈエリア信
号発生回路１５２、■エリア信号発生回路１５４及びア
ドレス・カウンタ１５６は同様にアドレス信号４８゜５
４．６０を発生する。制御信号発生回路１５８は、シス
テム制御回路２２からの制御信号に従い、フレーム記憶
した画像信号のフレーム読み出しを行なうための制御信
号を発生する。
アドレス・カウンタ１５６の出力するアドレス及び制御
信号発生回路１５８の発生する制御信号により、メモリ
１４Ｒ，１４Ｇ、１４Ｂから画像信号か奇フィールドと
偶フィールドで交互に読み出される。メモリ１４Ｒ，１
４に；、１４Ｂから読み出された信号は、スイッチ１３
６Ｒ，１３６Ｇ。
信号発生回路１５８の発生する制御信号により、メモリ
１４Ｒ，１４Ｇ、１４Ｂから画像信号か奇フィールドと
偶フィールドで交互に読み出される。メモリ１４Ｒ，１
４に；、１４Ｂから読み出された信号は、スイッチ１３
６Ｒ，１３６Ｇ。
１３６Ｂ及びスイッチ１４２．Ｒ，１４２Ｇ、１４２Ｂ
を介して出力画像処理回路１８に供給される。
を介して出力画像処理回路１８に供給される。
出力画像処理回路１８はメモリ制御回路１６からのＲＧ
Ｂ信号をコンポジット信号に変換して出力端子２０に出
力する。出力画像処理回路１８の回路例を第４図に示す
。出力画像処理回路１８では、Ｄ／Ａ変換器１６０Ｒ，
１６０Ｇ、１６０Ｂが、メモリ制御回路１６からのＲ，
Ｇ、Ｂのディジタル信号６４，６６．６８をアナログ信
号に変換し、各出力はローパス・フィルタ（ＬＰＦ）１
６２Ｒ，１６２Ｇ、１６２Ｂにより帯域制限されてマト
リクス回路１６４に印加される。マトリクス回路１６４
はＲＧＢ信号を、同期信号付きの輝度信号Ｙ＋Ｓと、２
つの色差信号Ｒ−Ｙ、Ｂ−Ｙに変換し、デコーダ１６６
が色差信号Ｒ−Ｙ、Ｂ−Ｙからクロマ信号を形成する。
Ｂ信号をコンポジット信号に変換して出力端子２０に出
力する。出力画像処理回路１８の回路例を第４図に示す
。出力画像処理回路１８では、Ｄ／Ａ変換器１６０Ｒ，
１６０Ｇ、１６０Ｂが、メモリ制御回路１６からのＲ，
Ｇ、Ｂのディジタル信号６４，６６．６８をアナログ信
号に変換し、各出力はローパス・フィルタ（ＬＰＦ）１
６２Ｒ，１６２Ｇ、１６２Ｂにより帯域制限されてマト
リクス回路１６４に印加される。マトリクス回路１６４
はＲＧＢ信号を、同期信号付きの輝度信号Ｙ＋Ｓと、２
つの色差信号Ｒ−Ｙ、Ｂ−Ｙに変換し、デコーダ１６６
が色差信号Ｒ−Ｙ、Ｂ−Ｙからクロマ信号を形成する。
加算器１６８はマトリクス回路１６４からの同期信号付
きの輝度信号にデコーダ１６６からのクロマ信号を重畳
し、コンポジット・ビデオ信号として出力端子２０に出
力する。
きの輝度信号にデコーダ１６６からのクロマ信号を重畳
し、コンポジット・ビデオ信号として出力端子２０に出
力する。
また、同期信号発生回路１７０は、マトリクス回路１６
４に複合同期信号を供給すると共に、水平同期信号７２
、垂直同期信号７４、及びフィールドを指定する奇／偶
信号７６を出力し、ゲーテイツト・オシレータ１７２は
同期信号発生回路１７０からの水平同期信号に応じてサ
ンプリング・クロック７０を発生する。Ｄ／Ａ変換器１
６０ Ｒ。
４に複合同期信号を供給すると共に、水平同期信号７２
、垂直同期信号７４、及びフィールドを指定する奇／偶
信号７６を出力し、ゲーテイツト・オシレータ１７２は
同期信号発生回路１７０からの水平同期信号に応じてサ
ンプリング・クロック７０を発生する。Ｄ／Ａ変換器１
６０ Ｒ。
１６０Ｇ、１６０Ｂは当該サンプリング・クロック７０
に応じてＤ／Ａ変換を行なう。上述したように、サンプ
リング・クロック７０、水平同期信号７２、垂直同期信
号７４、及び奇／偶信号７６はメモリ制御回路１６に送
られ、メモリ１４Ｒ１１４Ｇ、１４Ｂの読み出し制御に
利用される。
に応じてＤ／Ａ変換を行なう。上述したように、サンプ
リング・クロック７０、水平同期信号７２、垂直同期信
号７４、及び奇／偶信号７６はメモリ制御回路１６に送
られ、メモリ１４Ｒ１１４Ｇ、１４Ｂの読み出し制御に
利用される。
フィールド取り込みを行なった画像信号を出力する場合
のメモリ制御回路１６の動作を説明する。
のメモリ制御回路１６の動作を説明する。
この場合、制御信号発生回路１５８は、システム制御回
路２２からの制御信号によりメモリ１４Ｒ９１４Ｇ、１
４Ｂの同じフィールド・メモリからの読み出しを指示す
る制御信号を発生する。
路２２からの制御信号によりメモリ１４Ｒ９１４Ｇ、１
４Ｂの同じフィールド・メモリからの読み出しを指示す
る制御信号を発生する。
メモリ１４Ｒ，１４Ｇ、１４Ｂから読み出された信号は
、直接、及びＩＨ遅延線１３８Ｒ，１３８Ｇ、１３８Ｂ
を介して平均化回路１４０Ｒ，１４０Ｇ、１４０Ｂに印
加されており、平均化回路１４０Ｒ，１４０Ｇ、１４０
Ｂは、２つの隣接するラインの信号の平均値の信号を出
力する。即ち、別フィールドの信号を形成する。また、
システム制御回路２２は出力画像処理回路１８からの奇
／偶信号７６により、１垂直走査期間毎に、スイッチ１
４２Ｒ，１４２Ｇ、１４２Ｂをａ、ｂ接点に交互に切り
換える。これにより、出力画像処理回路１８には、一方
のフィールドはメモリ１４Ｒ１１４Ｇ、１４Ｂに記憶さ
れる信号、他方のフィールドは遅延線１３８Ｒ’、１３
８Ｇ、１３８Ｂ及び平均化回路１４０Ｒ，１４０Ｇ、１
４０Ｂにより補間形成された信号からなるインターレー
ス信号が供給される。
、直接、及びＩＨ遅延線１３８Ｒ，１３８Ｇ、１３８Ｂ
を介して平均化回路１４０Ｒ，１４０Ｇ、１４０Ｂに印
加されており、平均化回路１４０Ｒ，１４０Ｇ、１４０
Ｂは、２つの隣接するラインの信号の平均値の信号を出
力する。即ち、別フィールドの信号を形成する。また、
システム制御回路２２は出力画像処理回路１８からの奇
／偶信号７６により、１垂直走査期間毎に、スイッチ１
４２Ｒ，１４２Ｇ、１４２Ｂをａ、ｂ接点に交互に切り
換える。これにより、出力画像処理回路１８には、一方
のフィールドはメモリ１４Ｒ１１４Ｇ、１４Ｂに記憶さ
れる信号、他方のフィールドは遅延線１３８Ｒ’、１３
８Ｇ、１３８Ｂ及び平均化回路１４０Ｒ，１４０Ｇ、１
４０Ｂにより補間形成された信号からなるインターレー
ス信号が供給される。
［発明の効果コ
以上の説明から容易に理解できるように、本発明によれ
ば、入力画像信号かノンインターレース信号の場合には
、強制的にフィールド取り込みを行ない、出力に際して
、足りないフィールドの信号を補間して疑似フレーム信
号とするので、片フィールドのみの画像を出力してしま
うということがなくなる。
ば、入力画像信号かノンインターレース信号の場合には
、強制的にフィールド取り込みを行ない、出力に際して
、足りないフィールドの信号を補間して疑似フレーム信
号とするので、片フィールドのみの画像を出力してしま
うということがなくなる。
第１図は本発明の一実施例の構成ブロック図、第２図は
入力画像処理回路１２の回路構成ブロック図、第３図は
メモリ制御回路１６の回路構成ブロック図、第４図は出
力画像処理回路１８の回路構成ブロック図、第５図はイ
ンターレース／ノンインターレース判別回路１２６の回
路構成ブロック図、第６図はインターレース／ノンイン
ターレース判別回路１２６のタイミング図である。 １０：コンポジツト・ビデオ信号入力端子 １２、入力
画像処理回路 １４Ｒ：Ｒメモリ １４Ｇ二Ｇメモリ
１４Ｂ ： Ｂメモリ １６：メモリ制御回路 １８：
出力画像処理回路 ２０．出力端子 ２２ニジステム制
御回路 １００：Ｙ／Ｃ分離回路１００ １０２：デコ
ーダ １０４・マトリクス回路 １０６，１０８，１１
０：ローバス・フィルタ １１２，１１４，１１６：Ａ
／Ｄ変換器 １１８：同期分離回路 １２０：水平垂直
分離回路 １２２：奇／偶判別回路 １２４：ゲーティ
ッド・オシレータ １２６：インターレース／ノンイン
ターレース判別回路 １２８：Ｄフリップフロップ １
３０：排他的ノア回路 １３２：インバータ １３４：
Ｄフリップフロップ１３６Ｒ，１３６Ｇ、１３６Ｂ：ス
イッチ １３８Ｒ，１３８Ｇ、１３８Ｂ：ＩＨ遅延線
１４０Ｒ，１４０Ｇ、１４０Ｂ：平均化回路 スイッチ
：１４２Ｒ，１４２Ｇ、１４２Ｂ、１４４，１４６．１
４８，１５０：スイッチ １５２：Ｈエリア信号発生回
路 １５４：Ｖエリア信号発生回路１５６：アドレス・
カウンタ １５８：制御信号発生回路 １６０Ｒ，１６
０Ｇ、１６０Ｂ：Ｄ／Ａ変換器 １６２Ｒ，１６２Ｇ、
１６２Ｂ：ローバス・フィルタ １６４：マトリクス回
路 １６６：デコーダ １６８：加算器 １７０：同期
信号発生回路
入力画像処理回路１２の回路構成ブロック図、第３図は
メモリ制御回路１６の回路構成ブロック図、第４図は出
力画像処理回路１８の回路構成ブロック図、第５図はイ
ンターレース／ノンインターレース判別回路１２６の回
路構成ブロック図、第６図はインターレース／ノンイン
ターレース判別回路１２６のタイミング図である。 １０：コンポジツト・ビデオ信号入力端子 １２、入力
画像処理回路 １４Ｒ：Ｒメモリ １４Ｇ二Ｇメモリ
１４Ｂ ： Ｂメモリ １６：メモリ制御回路 １８：
出力画像処理回路 ２０．出力端子 ２２ニジステム制
御回路 １００：Ｙ／Ｃ分離回路１００ １０２：デコ
ーダ １０４・マトリクス回路 １０６，１０８，１１
０：ローバス・フィルタ １１２，１１４，１１６：Ａ
／Ｄ変換器 １１８：同期分離回路 １２０：水平垂直
分離回路 １２２：奇／偶判別回路 １２４：ゲーティ
ッド・オシレータ １２６：インターレース／ノンイン
ターレース判別回路 １２８：Ｄフリップフロップ １
３０：排他的ノア回路 １３２：インバータ １３４：
Ｄフリップフロップ１３６Ｒ，１３６Ｇ、１３６Ｂ：ス
イッチ １３８Ｒ，１３８Ｇ、１３８Ｂ：ＩＨ遅延線
１４０Ｒ，１４０Ｇ、１４０Ｂ：平均化回路 スイッチ
：１４２Ｒ，１４２Ｇ、１４２Ｂ、１４４，１４６．１
４８，１５０：スイッチ １５２：Ｈエリア信号発生回
路 １５４：Ｖエリア信号発生回路１５６：アドレス・
カウンタ １５８：制御信号発生回路 １６０Ｒ，１６
０Ｇ、１６０Ｂ：Ｄ／Ａ変換器 １６２Ｒ，１６２Ｇ、
１６２Ｂ：ローバス・フィルタ １６４：マトリクス回
路 １６６：デコーダ １６８：加算器 １７０：同期
信号発生回路
Claims (2)
- （１）入力画像信号がインターレース信号かノンインタ
ーレース信号かを判別する手段と、入力画像信号をメモ
リ手段に書き込む書込み手段と、前記判別手段の判別に
応じて、当該書込み手段を制御する制御手段とを有する
ことを特徴とする画像記憶装置。 - （２）一方のフィールドの信号から他方のフィールドの
信号を形成する手段を具備し、フィールドで画像を取り
込んだ場合、他方のフィールドを補間して出力する特許
請求の範囲第（１）項に記載の画像記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291469A JPH04165781A (ja) | 1990-10-29 | 1990-10-29 | 画像記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291469A JPH04165781A (ja) | 1990-10-29 | 1990-10-29 | 画像記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04165781A true JPH04165781A (ja) | 1992-06-11 |
Family
ID=17769276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2291469A Pending JPH04165781A (ja) | 1990-10-29 | 1990-10-29 | 画像記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04165781A (ja) |
-
1990
- 1990-10-29 JP JP2291469A patent/JPH04165781A/ja active Pending
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