JPH04165812A - 装置群のクロック断検出回路 - Google Patents
装置群のクロック断検出回路Info
- Publication number
- JPH04165812A JPH04165812A JP2292801A JP29280190A JPH04165812A JP H04165812 A JPH04165812 A JP H04165812A JP 2292801 A JP2292801 A JP 2292801A JP 29280190 A JP29280190 A JP 29280190A JP H04165812 A JPH04165812 A JP H04165812A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- input
- output
- devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims description 42
- 230000001960 triggered effect Effects 0.000 abstract description 11
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 230000007257 malfunction Effects 0.000 description 15
- 230000002265 prevention Effects 0.000 description 9
- 238000011144 upstream manufacturing Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、１つのクロックにもとづいて動作する複数の
装置から成る装置群で発生するクロ・ツク断を検出する
回路に関するものである。
装置から成る装置群で発生するクロ・ツク断を検出する
回路に関するものである。
従来のこの種のクロック断検出回路の一例を第２図に示
す。この回路は装置２０６．２０７を含む装置群に設け
られている。装置２０６．２０７は、具体的には例えば
ディジタル通信を行う伝送装置を構成するパッケージで
ある。そして、装置２０６の入力端子２０６ａには周波
数ｆ０のマスタークロックＣが入力され、このクロック
は装置２０６の内部配線を通じて出力端子２０６ｂより
装置２０７に出力されている。
す。この回路は装置２０６．２０７を含む装置群に設け
られている。装置２０６．２０７は、具体的には例えば
ディジタル通信を行う伝送装置を構成するパッケージで
ある。そして、装置２０６の入力端子２０６ａには周波
数ｆ０のマスタークロックＣが入力され、このクロック
は装置２０６の内部配線を通じて出力端子２０６ｂより
装置２０７に出力されている。
装置２０６には、入力端子２０６ａに入力されたクロッ
クによってトリガされ、抵抗ＲとコンデンサＣの時定数
により決まる時間幅のローレベルのパルスを出力するワ
ンショットマルチバイブレーク２０１が設けられている
。このマルチバイブレータ２０１の出力は制御部２０２
に出力されると同時に、信号線２０３を通じて装置２０
７にも出力されている。
クによってトリガされ、抵抗ＲとコンデンサＣの時定数
により決まる時間幅のローレベルのパルスを出力するワ
ンショットマルチバイブレーク２０１が設けられている
。このマルチバイブレータ２０１の出力は制御部２０２
に出力されると同時に、信号線２０３を通じて装置２０
７にも出力されている。
装置２０７の入力端子２０７ａは装置２０６の出力端子
２０６ｂに接続され、この入力端子２０７ａから入力さ
れたクロックは内部配線を通じて出力端子２０７ｂより
出力されている。装置２０７には、入力端子２０７ａに
入力されたクロックによってトリガされ、抵抗Ｒとコン
デンサＣの時定数により決まる時間幅のローレベルのパ
ルスを出力するワンショットマルチバイブレーク２１３
が設けられている。このマルチバイブレータ２１３の出
力はアンド回路２０４の一方の入力端子に入力されてい
る。また、信号線２０３を通じて入力されるマルチバイ
ブレータ２０１の出力は反転回路２１２に入力され、そ
の出力はアンド回路２０４のもう一方の入力端子に入力
されている。
２０６ｂに接続され、この入力端子２０７ａから入力さ
れたクロックは内部配線を通じて出力端子２０７ｂより
出力されている。装置２０７には、入力端子２０７ａに
入力されたクロックによってトリガされ、抵抗Ｒとコン
デンサＣの時定数により決まる時間幅のローレベルのパ
ルスを出力するワンショットマルチバイブレーク２１３
が設けられている。このマルチバイブレータ２１３の出
力はアンド回路２０４の一方の入力端子に入力されてい
る。また、信号線２０３を通じて入力されるマルチバイ
ブレータ２０１の出力は反転回路２１２に入力され、そ
の出力はアンド回路２０４のもう一方の入力端子に入力
されている。
そしてアンド回路２０４の出力は制御部２０２に入力さ
れている。
れている。
制御部２０２は装置２０６からハイレベルの信号が入力
されたときは装置２０６でクロック断が発生したと認識
し、装置２０７からハイレベルの信号が入力されたとき
は装置２０７でクロック断が発生したと認識する。
されたときは装置２０６でクロック断が発生したと認識
し、装置２０７からハイレベルの信号が入力されたとき
は装置２０７でクロック断が発生したと認識する。
ここで、例えば装置２０６でクロック断が発生したとす
ると、マルチバイブレーク２０１ はクロックによって
トリガされなくなり、その結果、マルチバイブレーク２
０１ はハイレベルの論理信号をクロック断検出信号と
して制御部２０２および、装置２０７の反転回路２１２
に出力する。反転回路２１２はこれによってローレベル
の信号を出力する。このとき装置２０７にもクロックは
入力されなくなるので、マルチバイブレータ２１３もハ
イレベルの論理信号を出力する。しかし、アンド回！２
０４のもう一方の入力端子には、ローレベルの信号が反
転回路２１２より与えられているので、マルチバイブレ
ータ２１３からのハイレベルの信号はアンドゲート２０
４で阻止され、制御部２０２には与えられない。
ると、マルチバイブレーク２０１ はクロックによって
トリガされなくなり、その結果、マルチバイブレーク２
０１ はハイレベルの論理信号をクロック断検出信号と
して制御部２０２および、装置２０７の反転回路２１２
に出力する。反転回路２１２はこれによってローレベル
の信号を出力する。このとき装置２０７にもクロックは
入力されなくなるので、マルチバイブレータ２１３もハ
イレベルの論理信号を出力する。しかし、アンド回！２
０４のもう一方の入力端子には、ローレベルの信号が反
転回路２１２より与えられているので、マルチバイブレ
ータ２１３からのハイレベルの信号はアンドゲート２０
４で阻止され、制御部２０２には与えられない。
その結果、制御部２０２は装置２０６でクロック断が発
生したと認識する。
生したと認識する。
Ｃ発明が解決しようとする課題〕
しかしこのような従来のクロック断検出回路では、装置
２０６でクロック断が発生し、しかもそのとき装置２０
７でもクロック断が発生した場合には、マルチバイブレ
ータ２１３が発生するクロック断の発生を示すハイレベ
ルの信号は、アンドゲート２０４によって阻止されてし
まう。すなわち複数の装置で同時にクロック断が発生し
た場合には、下流側の装置で発生したクロック断は制御
部２０２には通知されないことになる。
２０６でクロック断が発生し、しかもそのとき装置２０
７でもクロック断が発生した場合には、マルチバイブレ
ータ２１３が発生するクロック断の発生を示すハイレベ
ルの信号は、アンドゲート２０４によって阻止されてし
まう。すなわち複数の装置で同時にクロック断が発生し
た場合には、下流側の装置で発生したクロック断は制御
部２０２には通知されないことになる。
また、上流側の装置２０６のクロック断検出信号を下流
側の装置２０７に伝える信号線２０３が断線すると、反
転回路２１２の入力はハイレベル、したがって出力はロ
ーレベルとなり、アンド回路２０４の一方の入力はロー
レベルとなる。そのためクロック断のときマルチバイブ
レータ２１３が出力するハイレベルの信号は常にアンド
回路２０４で阻止され、装置２０７でのクロック断の検
出は不可能となる。
側の装置２０７に伝える信号線２０３が断線すると、反
転回路２１２の入力はハイレベル、したがって出力はロ
ーレベルとなり、アンド回路２０４の一方の入力はロー
レベルとなる。そのためクロック断のときマルチバイブ
レータ２１３が出力するハイレベルの信号は常にアンド
回路２０４で阻止され、装置２０７でのクロック断の検
出は不可能となる。
本発明の目的は、このような問題を解決し、複数の装置
でクロック断が発生してもそれを検出でき、また上流側
の装置が出力するクロック断検出信号を下流側に伝える
ための信号線を不要とすることにより、その断線によっ
てクロック断の検出が不可能になるという問題を解決し
た装置群のクロック断検出回路を提供することにある。
でクロック断が発生してもそれを検出でき、また上流側
の装置が出力するクロック断検出信号を下流側に伝える
ための信号線を不要とすることにより、その断線によっ
てクロック断の検出が不可能になるという問題を解決し
た装置群のクロック断検出回路を提供することにある。
本発明は、番号１から所定の番号までの？！数の装置か
ら成り、各装置は第１のクロックの入力端子と、この入
力端子を通して入力された前記第１のクロ・７りを出力
する出力端子とをそれぞれ備え、前記装置のそれぞれの
前記出力端子は１つ大きい番号の前記装置の前記入力端
子に接続し、前記装置のそれぞれの前記入力端子は１つ
小さい番号の装置の前記出力端子に接続して構成された
装置群に設けられ、前記装置でのクロック断を検出する
回路において、 前記装置の少なくとも１つに設けられ、前記入力端子に
入力されたクロックを検出し、クロックが検出されない
ときクロック断検出信号を出力する第１のクロック検出
回路と、第２のクロックを出力する発振器と、 前記第１のクロック検出回路が前記クロック断検出信号
を出力したとき、前記発振器が出力する第２のクロック
を前記出力端子に出力するクロック送出手段とから成る
クロック検出処理回路と、このクロック検出処理回路を
備えた前記装置の前記番号より大きい番号の前記装置の
少な（とも１つに設けられ、前記入力端子に入力された
クロックを検出し、クロックが検出されないときクロッ
ク断検出信号を出力する第２のクロック検出回路とを備
えたことを特徴とする。
ら成り、各装置は第１のクロックの入力端子と、この入
力端子を通して入力された前記第１のクロ・７りを出力
する出力端子とをそれぞれ備え、前記装置のそれぞれの
前記出力端子は１つ大きい番号の前記装置の前記入力端
子に接続し、前記装置のそれぞれの前記入力端子は１つ
小さい番号の装置の前記出力端子に接続して構成された
装置群に設けられ、前記装置でのクロック断を検出する
回路において、 前記装置の少なくとも１つに設けられ、前記入力端子に
入力されたクロックを検出し、クロックが検出されない
ときクロック断検出信号を出力する第１のクロック検出
回路と、第２のクロックを出力する発振器と、 前記第１のクロック検出回路が前記クロック断検出信号
を出力したとき、前記発振器が出力する第２のクロック
を前記出力端子に出力するクロック送出手段とから成る
クロック検出処理回路と、このクロック検出処理回路を
備えた前記装置の前記番号より大きい番号の前記装置の
少な（とも１つに設けられ、前記入力端子に入力された
クロックを検出し、クロックが検出されないときクロッ
ク断検出信号を出力する第２のクロック検出回路とを備
えたことを特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明によるクロック断検出回路の一実施例を
示すブロック図である。この回路は装置１０６、１０７
を含む装置群に設けられている。装置１０６、１０７は
、具体的には例えばディジタル通信を行う伝送装置を構
成するパッケージである。そして、装置１０６の入力端
子１０６ａには周波数ｆ、のマスタークロックＣが入力
され、このクロックは装置１０６の内部配線および後述
するクロック送出回路１０９を通じて出力端子１０６ｂ
より装置１０７に出力されている。装置１０６には、入
力端子１０６ａに入力されたクロックによってトリガさ
れ、抵抗ＲとコンデンサＣの時定数により決まる時間幅
のローレベルのパルスを出力するワンショットマルチバ
イブレータ１０１が設けられている。このマルチバイブ
レータ１０１ はクロック断となってクロックが入力さ
れないとき、ハイレベルの論理信号をクロック断検出信
号として制御部１０２と、クロック送出回路１０９とに
出力する。発振器１０８はマスタークロックＣとは異な
る周波数ｆ、のクロックを発生し、クロック送出回路１
０９に出力する。クロック送出回路１０９は、入力端子
１０６ａからのクロックを出力端子１０６ｂに出力し、
またマルチバイブレータ１０１がクロック断検出信号を
出力したとき、発振器からのクロックを出力端子に出力
する。
示すブロック図である。この回路は装置１０６、１０７
を含む装置群に設けられている。装置１０６、１０７は
、具体的には例えばディジタル通信を行う伝送装置を構
成するパッケージである。そして、装置１０６の入力端
子１０６ａには周波数ｆ、のマスタークロックＣが入力
され、このクロックは装置１０６の内部配線および後述
するクロック送出回路１０９を通じて出力端子１０６ｂ
より装置１０７に出力されている。装置１０６には、入
力端子１０６ａに入力されたクロックによってトリガさ
れ、抵抗ＲとコンデンサＣの時定数により決まる時間幅
のローレベルのパルスを出力するワンショットマルチバ
イブレータ１０１が設けられている。このマルチバイブ
レータ１０１ はクロック断となってクロックが入力さ
れないとき、ハイレベルの論理信号をクロック断検出信
号として制御部１０２と、クロック送出回路１０９とに
出力する。発振器１０８はマスタークロックＣとは異な
る周波数ｆ、のクロックを発生し、クロック送出回路１
０９に出力する。クロック送出回路１０９は、入力端子
１０６ａからのクロックを出力端子１０６ｂに出力し、
またマルチバイブレータ１０１がクロック断検出信号を
出力したとき、発振器からのクロックを出力端子に出力
する。
装置１０７の入力端子１０７ａは装置１０６の出力端子
１０６ｂに接続され、この入力端子１０７ａから入力さ
れたクロックは内部配線を通じて出力端子１０７ｂより
出力されている。装置１０７には、入力端子１０７ａに
入力されたクロックによってトリガされ、抵抗Ｒとコン
デンサＣの時定数により決まる時間幅のローレベルのパ
ルスを出力するワンショットマルチバイブレーク１１３
が設けられている。このマルチバイブレータ１１３はク
ロック断となってクロックが入力されないとき、ハイレ
ベルの論理信号をクロック断検出信号として制御部１０
２と、オア回路１１２とに出力する。周波数識別回路１
１０は入力端子１０７ａから入力されたクロックの周波
数を識別するためのもので、クロックの周波数がマスタ
ークロックの周波数ｆ０と異なるときはハイレベルの信
号をオア回路１１２に出力する。誤動作防止回路１１は
、この装置１０７でクロック断が発生した場合、あるい
は装置１０６でクロック断が発生してマスタークロック
とは異なる周波数のクロックが入力された場合に、装置
１０７における誤動作を防止するための回路で、オア回
路１１２からハイレベルの信号が与えられたとき、誤動
作防止に必要な所定の動作を行う。
１０６ｂに接続され、この入力端子１０７ａから入力さ
れたクロックは内部配線を通じて出力端子１０７ｂより
出力されている。装置１０７には、入力端子１０７ａに
入力されたクロックによってトリガされ、抵抗Ｒとコン
デンサＣの時定数により決まる時間幅のローレベルのパ
ルスを出力するワンショットマルチバイブレーク１１３
が設けられている。このマルチバイブレータ１１３はク
ロック断となってクロックが入力されないとき、ハイレ
ベルの論理信号をクロック断検出信号として制御部１０
２と、オア回路１１２とに出力する。周波数識別回路１
１０は入力端子１０７ａから入力されたクロックの周波
数を識別するためのもので、クロックの周波数がマスタ
ークロックの周波数ｆ０と異なるときはハイレベルの信
号をオア回路１１２に出力する。誤動作防止回路１１は
、この装置１０７でクロック断が発生した場合、あるい
は装置１０６でクロック断が発生してマスタークロック
とは異なる周波数のクロックが入力された場合に、装置
１０７における誤動作を防止するための回路で、オア回
路１１２からハイレベルの信号が与えられたとき、誤動
作防止に必要な所定の動作を行う。
制御部１０２は、装置１０６からハイレベルの信号が入
力されたときは装置１０６でクロック断が発生したと１
ｌｆｆｉし、装置１０７からハイレベルの信号が入力さ
れたときは装置１０７でクロック断が発生したと認識す
る。
力されたときは装置１０６でクロック断が発生したと１
ｌｆｆｉし、装置１０７からハイレベルの信号が入力さ
れたときは装置１０７でクロック断が発生したと認識す
る。
次に動作を説明する。まず装置１０６でクロック断が発
生し、マルチバイブレーク１０１にクロックが入力され
なくなると、マルチバイブレーク１０１はトリガされな
くなり、ハイレベルのクロック断検出信号を制御部１０
２と、クロック送出回路１０９とに出力する。クロック
送出回路１０９はこれにより発振器１０８が出力する周
波数ｆｔのクロックを出力端子１０６ｂに出力する。こ
のクロックは装置１０７の入力端子１０７ａを通じてマ
ルチバイブレータ１１３に与えられるので、マルチバイ
ブレータ１１３はトリガされ、したがってクロック断検
出信号は出力しない、その結果、制御部１０２には装置
１０６からのみハイレベルのクロック断検出信号が入力
されるので、制御部１０２は装置１０６でクロック断が
発生したと認識する。
生し、マルチバイブレーク１０１にクロックが入力され
なくなると、マルチバイブレーク１０１はトリガされな
くなり、ハイレベルのクロック断検出信号を制御部１０
２と、クロック送出回路１０９とに出力する。クロック
送出回路１０９はこれにより発振器１０８が出力する周
波数ｆｔのクロックを出力端子１０６ｂに出力する。こ
のクロックは装置１０７の入力端子１０７ａを通じてマ
ルチバイブレータ１１３に与えられるので、マルチバイ
ブレータ１１３はトリガされ、したがってクロック断検
出信号は出力しない、その結果、制御部１０２には装置
１０６からのみハイレベルのクロック断検出信号が入力
されるので、制御部１０２は装置１０６でクロック断が
発生したと認識する。
このとき、周波数識別回路１１０はクロックの周波数が
ｆｌであるため、ハイレベルの信号を出力し、これはオ
ア回路１１２を通じて誤動作防止回路１１１に入力され
る。そして誤動作防止回路１１１は、マスタークロック
が入力されないことにともなう誤動作を防止するため、
所定の動作を行う。
ｆｌであるため、ハイレベルの信号を出力し、これはオ
ア回路１１２を通じて誤動作防止回路１１１に入力され
る。そして誤動作防止回路１１１は、マスタークロック
が入力されないことにともなう誤動作を防止するため、
所定の動作を行う。
次に装置１０７でクロック断が発生した場合には、マル
チバイブレータ１１３はハイレベルのクロ・ツク断検出
信号を制御部１０２と、オア回路１１２とに出カスる。
チバイブレータ１１３はハイレベルのクロ・ツク断検出
信号を制御部１０２と、オア回路１１２とに出カスる。
一方、装置１０６のマルチバイブレータ１０１はマスタ
ークロックによってトリガされ、クロック断検出信号は
出力しないので、制御部１０２は装置１０７でクロック
断が発生したと認識する。
ークロックによってトリガされ、クロック断検出信号は
出力しないので、制御部１０２は装置１０７でクロック
断が発生したと認識する。
このとき、マルチバイブレータ１１３が出力するハイレ
ベルの信号はオア回路１１２を通じて誤動作防止回路１
１１にも入力されるので、誤動作防止回路１１１は、マ
スタークロックが入力されないことにともなう誤動作を
防止するため、所定の動作を行う。
ベルの信号はオア回路１１２を通じて誤動作防止回路１
１１にも入力されるので、誤動作防止回路１１１は、マ
スタークロックが入力されないことにともなう誤動作を
防止するため、所定の動作を行う。
次に装置１０６．１０７の両方でクロック断が同時に発
生した場合には、まず装置１０６では上述したようにマ
ルチバイブレータ１０１がクロック断検出信号を制御部
１０２と、クロック送出回路１０９とに出力し、また装
置１０７ではマルチバイブレータ１１３がクロック断検
出信号を制御部１０２と、オア回路１１２とに出力する
。すなわちこの場合には両方の装置１０６．１０７から
クロック断検出信号が出力されるので、制御部１０２は
両方の装置でクロック断が発生したことを認識する。
生した場合には、まず装置１０６では上述したようにマ
ルチバイブレータ１０１がクロック断検出信号を制御部
１０２と、クロック送出回路１０９とに出力し、また装
置１０７ではマルチバイブレータ１１３がクロック断検
出信号を制御部１０２と、オア回路１１２とに出力する
。すなわちこの場合には両方の装置１０６．１０７から
クロック断検出信号が出力されるので、制御部１０２は
両方の装置でクロック断が発生したことを認識する。
またこのとき、マルチバイブレーク１１３が出力するハ
イレベルの信号はオア回路１１２を通じて誤動作防止回
路１１１にも入力されるので、誤動作防止回路１１１は
、マスタークロックが入力されないことにともなう誤動
作を防止するため、所定の動作を行う。
イレベルの信号はオア回路１１２を通じて誤動作防止回
路１１１にも入力されるので、誤動作防止回路１１１は
、マスタークロックが入力されないことにともなう誤動
作を防止するため、所定の動作を行う。
このように本発明の装置群のクロック断検出回路では、
同時に２つの装置でクロック断が発生した場合でもそれ
ぞれのクロック断を検出でき、また上流側の装置が出力
するクロック断検出信号を下流側に伝えるための専用の
信号線は用いていないので、その断線によってクロック
断の検出に支障をきたすといった問題は発生しない。
同時に２つの装置でクロック断が発生した場合でもそれ
ぞれのクロック断を検出でき、また上流側の装置が出力
するクロック断検出信号を下流側に伝えるための専用の
信号線は用いていないので、その断線によってクロック
断の検出に支障をきたすといった問題は発生しない。
なお、この実施例では、２つの装置１０６．１０７につ
いて説明したが、装置の数は２に限定されるものではな
（，３つ以上の装置が接続されている場合でも本発明は
適用できる。例えば装置１０７の下流側にもう１つの装
置が接続されている場合には、装置１０６に設けた発振
器１０８およびクロック送出回路１０９を装置１０７に
追加し、装置１０７の下流側の装置には装置１０７に設
けたマルチバイブレータ１１３を設け、また誤動作防止
のため、周波数識別回路１１０、オア回路１１２、なら
びに誤動作防止回路１１１を設ければよい。
いて説明したが、装置の数は２に限定されるものではな
（，３つ以上の装置が接続されている場合でも本発明は
適用できる。例えば装置１０７の下流側にもう１つの装
置が接続されている場合には、装置１０６に設けた発振
器１０８およびクロック送出回路１０９を装置１０７に
追加し、装置１０７の下流側の装置には装置１０７に設
けたマルチバイブレータ１１３を設け、また誤動作防止
のため、周波数識別回路１１０、オア回路１１２、なら
びに誤動作防止回路１１１を設ければよい。
以上説明したように本発明の装置群のクロック断検出回
路では、上流側の装置でクロック断が発生した場合には
、その装置に設けた発振器からのクロックが代わりに下
流側の装置に供給されるので、下流側の装置はこのクロ
ックによってクロック断の検出が可能である。したがっ
て、同時に複数の装置でクロック断が発生してもそれら
を検出することができる。
路では、上流側の装置でクロック断が発生した場合には
、その装置に設けた発振器からのクロックが代わりに下
流側の装置に供給されるので、下流側の装置はこのクロ
ックによってクロック断の検出が可能である。したがっ
て、同時に複数の装置でクロック断が発生してもそれら
を検出することができる。
また、上流側の装置が出力するクロック断検出信号を下
流側に伝えるための専用の信号線は用いていないので、
従来のようにその断線によってクロック断の検出に支障
をきたすといった問題は発生しない。
流側に伝えるための専用の信号線は用いていないので、
従来のようにその断線によってクロック断の検出に支障
をきたすといった問題は発生しない。
第１図は本発明による装置群のクロック断検出回路の一
実施例を示すプロ・ンク図、 第２図は従来の装置群のクロック断検出回路の一例を示
すブロック図である。 １０１、１１３・・・ワンショットマルチバイブレータ １０２ ・・・・・制御部 １０６、１０７・・・装置 １０６ａ、 １０７ａ・・・入力端子 １０６ｂ、 １０７ｂ・・・出力端子 １０８ ・・・・・発振器 １０９ ・・・・・クロック送出回路１１０ ・・
・・・周波数識別回路 １１１ ・・・・・誤動作防止回路 １１２ ・・・・・オア回路 代理人 弁理士 岩 佐 義 幸
実施例を示すプロ・ンク図、 第２図は従来の装置群のクロック断検出回路の一例を示
すブロック図である。 １０１、１１３・・・ワンショットマルチバイブレータ １０２ ・・・・・制御部 １０６、１０７・・・装置 １０６ａ、 １０７ａ・・・入力端子 １０６ｂ、 １０７ｂ・・・出力端子 １０８ ・・・・・発振器 １０９ ・・・・・クロック送出回路１１０ ・・
・・・周波数識別回路 １１１ ・・・・・誤動作防止回路 １１２ ・・・・・オア回路 代理人 弁理士 岩 佐 義 幸
Claims (1)
- （１）番号１から所定の番号までの複数の装置から成り
、各装置は第１のクロックの入力端子と、この入力端子
を通じて入力された前記第１のクロックを出力する出力
端子とをそれぞれ備え、前記装置のそれぞれの前記出力
端子は１つ大きい番号の前記装置の前記入力端子に接続
し、前記装置のそれぞれの前記入力端子は１つ小さい番
号の装置の前記出力端子に接続して構成された装置群に
設けられ、前記装置でのクロック断を検出する回路にお
いて、 前記装置の少なくとも１つに設けられ、 前記入力端子に入力されたクロックを検出し、クロック
が検出されないときクロック断検出信号を出力する第１
のクロック検出回路と、 第２のクロックを出力する発振器と、 前記第１のクロック検出回路が前記クロック断検出信号
を出力したとき、前記発振器が出力する第２のクロック
を前記出力端子に出力するクロック送出手段とから成る
クロック検出処理回路と、このクロック検出処理回路を
備えた前記装置の前記番号より大きい番号の前記装置の
少なくとも１つに設けられ、前記入力端子に入力された
クロックを検出し、クロックが検出されないときクロッ
ク断検出信号を出力する第２のクロック検出回路とを備
えたことを特徴とする装置群のクロック断検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29280190A JP2605481B2 (ja) | 1990-10-30 | 1990-10-30 | 装置群のクロック断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29280190A JP2605481B2 (ja) | 1990-10-30 | 1990-10-30 | 装置群のクロック断検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04165812A true JPH04165812A (ja) | 1992-06-11 |
| JP2605481B2 JP2605481B2 (ja) | 1997-04-30 |
Family
ID=17786525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29280190A Expired - Lifetime JP2605481B2 (ja) | 1990-10-30 | 1990-10-30 | 装置群のクロック断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605481B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009065502A (ja) * | 2007-09-07 | 2009-03-26 | Seiko Epson Corp | 高速シリアルインターフェース回路及び電子機器 |
-
1990
- 1990-10-30 JP JP29280190A patent/JP2605481B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009065502A (ja) * | 2007-09-07 | 2009-03-26 | Seiko Epson Corp | 高速シリアルインターフェース回路及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2605481B2 (ja) | 1997-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5218600A (en) | Process for networking computers and/or computer networks and networking systems | |
| US8995471B2 (en) | Shelf of a network synchronization device, and network synchronization device | |
| JP2605481B2 (ja) | 装置群のクロック断検出回路 | |
| KR0136472B1 (ko) | 오디오 비디오 시스템의 공동 통신장치 | |
| US5297149A (en) | Emergency circuit for, e.g., numerical control unit | |
| JP3141472B2 (ja) | 切替制御方式 | |
| KR900005727A (ko) | 복제 시스템의 전환에 의한 데이타의 손실 또는 전와에 대한 보호 | |
| JP4755868B2 (ja) | 切替制御システム及びこれに適用される制御ユニット | |
| JP2003248633A (ja) | 耐障害性環境でバイナリ信号の状態を符号化／復号する方法 | |
| US20050157710A1 (en) | Data bus system | |
| JP2624210B2 (ja) | 装置内監視回路 | |
| JP3176463B2 (ja) | 割り込み制御回路 | |
| JP3181207B2 (ja) | 二重化計装発信器の自動切替方法 | |
| JPH0454042A (ja) | 送出信号管理方式 | |
| JP3016280B2 (ja) | 装置内監視方式 | |
| JP2549444B2 (ja) | データ転送装置 | |
| KR100305872B1 (ko) | 상대상태정보를이용한이중화장치 | |
| KR0142527B1 (ko) | 두 버스 시스템을 상호 정합하기 위한 버스 인터페이스 회로 | |
| JP2739818B2 (ja) | 装置内パス監視方式 | |
| JPH07307715A (ja) | ２次障害抑制方式及び２次障害抑制装置 | |
| JP3063435B2 (ja) | 無瞬断二重化切替方法 | |
| KR0155763B1 (ko) | 데이타 처리장치 | |
| JPH0556022A (ja) | 伝送路切替回路 | |
| JPH06284169A (ja) | 装置内パス監視方式 | |
| JP3223773B2 (ja) | 回線通信システムおよび回線通信方法 |