JPH04166816A - 投写形ディスプレイ用高輝度液晶パネル - Google Patents
投写形ディスプレイ用高輝度液晶パネルInfo
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- JPH04166816A JPH04166816A JP2292004A JP29200490A JPH04166816A JP H04166816 A JPH04166816 A JP H04166816A JP 2292004 A JP2292004 A JP 2292004A JP 29200490 A JP29200490 A JP 29200490A JP H04166816 A JPH04166816 A JP H04166816A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は投写形ディスプレイの用いる液晶パネルの構造
に係わり、特に開口率か大きく高輝度な液晶パネルに関
する。
に係わり、特に開口率か大きく高輝度な液晶パネルに関
する。
［従来の技術］
ａ−８ｉ （ａｍｏｒｐｈｏｕｓ −，５ｉｌｉｃｏ
ｎ・非晶質シリコン）あるいはｐ−８ｉ（ｐｏｌｙ−３
ｉ ｌ １ｃｏｎ：多結晶シリコン）等からなる半導体
薄膜をチャンネルとする１Ｆ Ｔ６一 （’Ｆｈｉｎ−Ｆｉ１ｍ−Ｔｒａｎｓｉｓｔｏｒ：薄膜
トランジスタあるいは画素トランジスタ）構造に関して
は、「液晶一応用編」 （岡野、小林編：２ｏＯ〜２０
１頁、培風館、昭和６０年）あるいは「液晶ディスプレ
イ」 （太越需修 １５７〜１６３頁、昭晃堂、１９８
５年）に記載されている。いずれも、ゲート電極で電界
制御される半導体薄膜のチャンネルを設け、そのチャン
ネルの両端にドレイン電極とソース電極とを重ねる構造
である。
ｎ・非晶質シリコン）あるいはｐ−８ｉ（ｐｏｌｙ−３
ｉ ｌ １ｃｏｎ：多結晶シリコン）等からなる半導体
薄膜をチャンネルとする１Ｆ Ｔ６一 （’Ｆｈｉｎ−Ｆｉ１ｍ−Ｔｒａｎｓｉｓｔｏｒ：薄膜
トランジスタあるいは画素トランジスタ）構造に関して
は、「液晶一応用編」 （岡野、小林編：２ｏＯ〜２０
１頁、培風館、昭和６０年）あるいは「液晶ディスプレ
イ」 （太越需修 １５７〜１６３頁、昭晃堂、１９８
５年）に記載されている。いずれも、ゲート電極で電界
制御される半導体薄膜のチャンネルを設け、そのチャン
ネルの両端にドレイン電極とソース電極とを重ねる構造
である。
これらの従来構造では、ゲート電極の母線（あるいはゲ
ートバス）と信号電極の母線（あるいはドレインバス）
を配置し、これらゲートバスあるいはドレインバスから
分岐したゲート電極あるいはドレイン電極で画素トラン
ジスタの電極を構成する構造であった。
ートバス）と信号電極の母線（あるいはドレインバス）
を配置し、これらゲートバスあるいはドレインバスから
分岐したゲート電極あるいはドレイン電極で画素トラン
ジスタの電極を構成する構造であった。
ここで従来構造を図を用いて説明する。
第８図、第９図は、従来の画素構成の一例であり、第８
図が半導体薄膜部分にａ−８ｉを用いたＴＰＴ （Ｔｈ
ｉｎ−Ｆｉ Ｉｒｎ−Ｔ’ｒａｎｓｉｓｔｏｒ 薄膜
トランジスタあるいは画素トランジスタ）の上面構造図
、第９図が該第８図の一点鎖線ＡＢに沿う断面図である
。
図が半導体薄膜部分にａ−８ｉを用いたＴＰＴ （Ｔｈ
ｉｎ−Ｆｉ Ｉｒｎ−Ｔ’ｒａｎｓｉｓｔｏｒ 薄膜
トランジスタあるいは画素トランジスタ）の上面構造図
、第９図が該第８図の一点鎖線ＡＢに沿う断面図である
。
第８図に示す画素は、ゲートバス１．９、ゲート電極１
ａ、ａ−３ｉ２、ソース電４３、ドレインバス４．８、
ドレイン電極４ａ、画素電極５．７、ＢＭ開口部６、保
持電極９ｂからなる。
ａ、ａ−３ｉ２、ソース電４３、ドレインバス４．８、
ドレイン電極４ａ、画素電極５．７、ＢＭ開口部６、保
持電極９ｂからなる。
第９図に示す断面図は、下板基板６０、ゲート電極層２
１、絶縁層３０．ａ−３ｉ層２２、ソース電極層２３、
ドレイン電極層２４、画素電極層２７、保護膜３１から
なる’Ｖ Ｆ Ｔ基板と、上板基板５０，８Ｍ層４０．
対向電極３２からなる８Ｍ基板と、該ＴＰＴ基板と該８
Ｍ基板との間に挿入した液晶層７０からなる。
１、絶縁層３０．ａ−３ｉ層２２、ソース電極層２３、
ドレイン電極層２４、画素電極層２７、保護膜３１から
なる’Ｖ Ｆ Ｔ基板と、上板基板５０，８Ｍ層４０．
対向電極３２からなる８Ｍ基板と、該ＴＰＴ基板と該８
Ｍ基板との間に挿入した液晶層７０からなる。
一般に液晶パネルでは、液晶あるいは画素トランジスタ
による電流リークを補償して画素表示を安定させるため
、画素電極に書き込まれる電荷を保持する保持容量を設
けている。」−記載８図、第９図に示す画素では、ゲー
トバス９か一７＝ ら分岐した保持電極９ｂと画素電極５との重なり部分に
於いて保持容量を形成している。
による電流リークを補償して画素表示を安定させるため
、画素電極に書き込まれる電荷を保持する保持容量を設
けている。」−記載８図、第９図に示す画素では、ゲー
トバス９か一７＝ ら分岐した保持電極９ｂと画素電極５との重なり部分に
於いて保持容量を形成している。
上記において、画素トランジスタはａ−６ｉ２をチャン
ネルとして、ドレインバス１から分岐したゲート電極１
ａ、ドレインバス４から分岐したドレイン電極４ａおよ
び画素電極５に電気的に接続したソース電極３から構成
される。
ネルとして、ドレインバス１から分岐したゲート電極１
ａ、ドレインバス４から分岐したドレイン電極４ａおよ
び画素電極５に電気的に接続したソース電極３から構成
される。
第８図から分かるとおり、ゲートバス１からの分岐部分
が存在するために、画素電極５は一点鎖線枠で示す小面
積部分５Ｓか突き出るような形になる。画素ピッチが小
さい場合、液晶の配向制御の、ために行うラビング（綿
布などでカラス基板を一定方向に擦る作業）がこの部分
５Ｓには有効に作用せず、部分５Ｓが配向不良による液
晶の非応答領域（ドメイン）となる恐れがある。
が存在するために、画素電極５は一点鎖線枠で示す小面
積部分５Ｓか突き出るような形になる。画素ピッチが小
さい場合、液晶の配向制御の、ために行うラビング（綿
布などでカラス基板を一定方向に擦る作業）がこの部分
５Ｓには有効に作用せず、部分５Ｓが配向不良による液
晶の非応答領域（ドメイン）となる恐れがある。
このため、第８図に示す画素では、−に記液晶のドメイ
ンを遮蔽するようにＢ Ｍ開口部５の形状を狭くし、液
晶パネルの開「Ｉ率を大幅に低下させることになる。
ンを遮蔽するようにＢ Ｍ開口部５の形状を狭くし、液
晶パネルの開「Ｉ率を大幅に低下させることになる。
＝９−
［発明が解決しようとする課題］
上記構成では、長方形の画素のコーナ一部に画素１〜ラ
ンシスタを設けることになり、四角形を理想とする画素
電極の開口部形状が大きく歪んでしまうという問題があ
る。
ンシスタを設けることになり、四角形を理想とする画素
電極の開口部形状が大きく歪んでしまうという問題があ
る。
しかも、画素トランジスタを配置した部分の近傍には小
面積の画素電極か形成され、この小面積の画素電極部分
では液晶の配向制御か＃ｌ［しく、液晶の向きか揃わな
いためにｈＷ、光性を失って電界応答しないドメインが
発生恐れがある。
面積の画素電極か形成され、この小面積の画素電極部分
では液晶の配向制御か＃ｌ［しく、液晶の向きか揃わな
いためにｈＷ、光性を失って電界応答しないドメインが
発生恐れがある。
さらに、投写形ディスプレイに用いる高精細・７小形液
晶パネルでは画素ピッチか小さくなるため、ゲートバス
あるいはドレインバスから分岐したゲート電極あるいは
ドレイン電極で画素電極を構成することにより開口率か
大幅に低下するという問題を生じる。
晶パネルでは画素ピッチか小さくなるため、ゲートバス
あるいはドレインバスから分岐したゲート電極あるいは
ドレイン電極で画素電極を構成することにより開口率か
大幅に低下するという問題を生じる。
本発明は、画素ピッチが小さい液晶パネルに於いても、
はぼ四角形の開［−１形状を持ち、ドメインが少なく、
開口率を向１−できる画素構造を提供することにある。
はぼ四角形の開［−１形状を持ち、ドメインが少なく、
開口率を向１−できる画素構造を提供することにある。
［課題を解決するための手段］
上記構成の代わりに、液晶パネルのゲートバスとドレイ
ンバスとの交差部に半導体薄膜を配置して画素トランジ
スタを形成する構成とする。
ンバスとの交差部に半導体薄膜を配置して画素トランジ
スタを形成する構成とする。
すなわち、ゲートバス、ドレインバスからの分岐部分を
利用するのではなく、該交差部のゲートバスの一部分を
そのままゲート電極として使用し、ドレインバスの一部
分をそのままドレイン電極として使用する。
利用するのではなく、該交差部のゲートバスの一部分を
そのままゲート電極として使用し、ドレインバスの一部
分をそのままドレイン電極として使用する。
［作用］
ゲートバス、ドレインバスからの分岐部分を電極として
画素トランジスタを形成する構造では、ゲートバス、ド
レインバスの幅等に関しては影響かないが、分岐部分の
面積たけ画素電極の面積か削られることになる。
画素トランジスタを形成する構造では、ゲートバス、ド
レインバスの幅等に関しては影響かないが、分岐部分の
面積たけ画素電極の面積か削られることになる。
これに対してゲートバスとドレインバスとの交差部に画
素トランジスタを形成する構造では、既に存在する交差
部面積を有効に活用することになるので、それに相当す
る面積たけ画素電極部へのしわ寄せが少なくなり、開口
部面積か向上する。
素トランジスタを形成する構造では、既に存在する交差
部面積を有効に活用することになるので、それに相当す
る面積たけ画素電極部へのしわ寄せが少なくなり、開口
部面積か向上する。
しかも、交差部に画素トランジスタを形成するため、画
素トランジスタの画素電極部の表示部分へのはみ出しが
少なくなり、画素形状の歪や液晶のドメインか少なくな
る。
素トランジスタの画素電極部の表示部分へのはみ出しが
少なくなり、画素形状の歪や液晶のドメインか少なくな
る。
［実施例］
以下、本発明の一実施例を図を用いて説明する。 第１
図は、本発明の詳細な説明するための画素の上面図であ
る。
図は、本発明の詳細な説明するための画素の上面図であ
る。
第１図に示す画素は、第８図と同様にゲートバス１．９
、ａ−３ｉ２．１０、ソース電極３．１１、ドレインバ
ス４．８、画素電極５．７、ＢＭ開口部６、保持電極９
ｂ、ｌｂからなるが、ａ−８１２がゲートバス１の上に
配置されている点が異なる。
、ａ−３ｉ２．１０、ソース電極３．１１、ドレインバ
ス４．８、画素電極５．７、ＢＭ開口部６、保持電極９
ｂ、ｌｂからなるが、ａ−８１２がゲートバス１の上に
配置されている点が異なる。
このようにａ−３ｉ２をゲートバスｌ上に設けたことに
より、第１図では第８図に示すようなゲート電ｇ１１
ａあるいはドレイン電極４ａ（７）ようにゲートバス１
から分岐して作られるあるいはドレインバス４から分岐
して作られる電極・−１１− かない。
より、第１図では第８図に示すようなゲート電ｇ１１
ａあるいはドレイン電極４ａ（７）ようにゲートバス１
から分岐して作られるあるいはドレインバス４から分岐
して作られる電極・−１１− かない。
上記図面から分かるとおり、第１図に示す構造では画素
トランジスタのチャンネル部かゲートバス１の上に構成
されるために、画素電極５．７は一点鎖線枠で示す小面
積部分５ｓ、７ｓが突き出るような形になる。
トランジスタのチャンネル部かゲートバス１の上に構成
されるために、画素電極５．７は一点鎖線枠で示す小面
積部分５ｓ、７ｓが突き出るような形になる。
この第１図に示す部分５ｓ、７ｓは、第８し１と同様の
理由によってラビング時に配向不良を起こし液晶の非応
答領域（ドメイン）となるか、部分５ｓはゲートバス９
と保持電ｆ１９ｂに遮光され、７ｓはゲートバス１と保
持電極１ｂに遮光されており、液晶パネルの外部からは
見えないような構造をなしている。
理由によってラビング時に配向不良を起こし液晶の非応
答領域（ドメイン）となるか、部分５ｓはゲートバス９
と保持電ｆ１９ｂに遮光され、７ｓはゲートバス１と保
持電極１ｂに遮光されており、液晶パネルの外部からは
見えないような構造をなしている。
このため、画素電極５の大部分を表示として使用するこ
とができ、ＢＭ開口部６は従来に比べて広い開口部とす
ることが可能である。
とができ、ＢＭ開口部６は従来に比べて広い開口部とす
ることが可能である。
第２図は第１図に示す画素の一点鎖線ハ、Ｂに沿う断面
図である。第９図に示す断面図と同様に、下板基板６０
、ゲートバス層２１、絶縁層３０、ａ−８１層２２、ソ
ース電極層２３、ドレインバス層２４、画素電極層２７
、保護膜３１からなるＴＦＴ基板と、」―板基板５０．
ＢＭ層４０、対向電極３２からなる８Ｍ基板と、該ＴＰ
Ｔ基板と該８Ｍ基板との間に挿入した液晶層７０からな
る。
図である。第９図に示す断面図と同様に、下板基板６０
、ゲートバス層２１、絶縁層３０、ａ−８１層２２、ソ
ース電極層２３、ドレインバス層２４、画素電極層２７
、保護膜３１からなるＴＦＴ基板と、」―板基板５０．
ＢＭ層４０、対向電極３２からなる８Ｍ基板と、該ＴＰ
Ｔ基板と該８Ｍ基板との間に挿入した液晶層７０からな
る。
第２図では、ゲートバス層２１の一例として、Ａｌある
いはＴａ金属からなる第−層２１ａと該金属の酸化膜で
ある第２層２１ｂとから形成される２層構造のゲートバ
ス層２１を示した。
いはＴａ金属からなる第−層２１ａと該金属の酸化膜で
ある第２層２１ｂとから形成される２層構造のゲートバ
ス層２１を示した。
この第２層２１ｂは絶縁層として機能し、絶縁層３０と
併せて２重絶縁層を形成している。
併せて２重絶縁層を形成している。
第１図に示す構成の方が第８図に示す構成よりゲートバ
ス１とドレインバス４との交差部の面積が大きくなる傾
向にあるか、この交差部の面積増大に伴うゲートバスと
ドレインバスとの短絡現象の増加を上記絶縁ｊ模の２正
化によって肪いでいる。
ス１とドレインバス４との交差部の面積が大きくなる傾
向にあるか、この交差部の面積増大に伴うゲートバスと
ドレインバスとの短絡現象の増加を上記絶縁ｊ模の２正
化によって肪いでいる。
以上第１図、第２図に示す実施例の画素［・ランジスタ
は、ａ−３ｉ２の左右両端がソース電極３、ドレインバ
ス４からはみ出さない構造である。この構造とは別に、
画素トランジスタの構造として、下記第３図から第４図
に示すような実施例か可能である。
は、ａ−３ｉ２の左右両端がソース電極３、ドレインバ
ス４からはみ出さない構造である。この構造とは別に、
画素トランジスタの構造として、下記第３図から第４図
に示すような実施例か可能である。
すなわち、第３図に示すように、ａ−３ｉ２の両端がソ
ース電極３、ドレインバス４からはみ出した構造の画素
トランジスタの場合である。
ース電極３、ドレインバス４からはみ出した構造の画素
トランジスタの場合である。
あるいは、第４図に示すように、ａｓ＋２のソース電極
３側の上端がソース電極３からはみ出しているが、その
左右両端はドレインバス４からははみ出していない構造
の画素トランジスタの場合である。
３側の上端がソース電極３からはみ出しているが、その
左右両端はドレインバス４からははみ出していない構造
の画素トランジスタの場合である。
あるいは、第５図に示すように、ａ Ｓ ＋ ２の左
右両端をソース電極３、ドレインバス４からはみ出させ
ると同時に、ソース電１ｆ２３側の上端、下端はそれぞ
れソース電極３、ゲーＩ・バスｌがらはみ出させ、ドレ
イン電極４側の子端、下鰯シはゲートバス１からはみ出
させる構造の画素Ｉ・ランシスタの場合である。たたし
、画素トランジスタの光リークを発生させないために、
第５図ではソース電極と３とドレインバス４とに挟まれ
るａ−３ｉ２のチャンネル部はゲートバスｌの端からは
み出さないようにしている。
右両端をソース電極３、ドレインバス４からはみ出させ
ると同時に、ソース電１ｆ２３側の上端、下端はそれぞ
れソース電極３、ゲーＩ・バスｌがらはみ出させ、ドレ
イン電極４側の子端、下鰯シはゲートバス１からはみ出
させる構造の画素Ｉ・ランシスタの場合である。たたし
、画素トランジスタの光リークを発生させないために、
第５図ではソース電極と３とドレインバス４とに挟まれ
るａ−３ｉ２のチャンネル部はゲートバスｌの端からは
み出さないようにしている。
上記光リークは、液晶パネルを照らす光源などからの外
部光か画素トランジスタのチャンネル部に入射して電荷
を誘起し、画素トランジスタのオフ電流を増加させる現
象である。この先リークによって、画素電極に印加され
る実効電圧が低下し、液晶パネルの表示品質か著しく低
下する。
部光か画素トランジスタのチャンネル部に入射して電荷
を誘起し、画素トランジスタのオフ電流を増加させる現
象である。この先リークによって、画素電極に印加され
る実効電圧が低下し、液晶パネルの表示品質か著しく低
下する。
この光リークを防止するには、画素トランジスタのチャ
ンネル部を遮光する方法か一般的てあり、ゲートバス１
の」二重の幅かａ Ｓ ＋ ２の上下の幅より広けれ
ば広いほと遮光効果は大きくなる。
ンネル部を遮光する方法か一般的てあり、ゲートバス１
の」二重の幅かａ Ｓ ＋ ２の上下の幅より広けれ
ば広いほと遮光効果は大きくなる。
しかし、ゲートバスｌの幅か広ければ広いはと、ソース
電極３、ドレインバス４との交差面積か増加するために
、画素トランジスタの寄生容量、あるいは電極間の短絡
か増加する。したかって、画累トランジスタの（’ｌ能
劣化を避け、液晶パネルの歩留り低下を防ぐためには、
光り−ク対策とは逆にゲートバス１とソース電極３ある
いはドレインバス４との交差面積を少なくすることが必
要である。
電極３、ドレインバス４との交差面積か増加するために
、画素トランジスタの寄生容量、あるいは電極間の短絡
か増加する。したかって、画累トランジスタの（’ｌ能
劣化を避け、液晶パネルの歩留り低下を防ぐためには、
光り−ク対策とは逆にゲートバス１とソース電極３ある
いはドレインバス４との交差面積を少なくすることが必
要である。
第６図に、このような光リークに対して画素トランジス
タのチャンネル部を遮光するという要求と、電極間のシ
ョート改善および画素トランジスタの性能向」−のため
に交差部の面積を縮小するという要求とのいずれをも満
たす画素構造の実施例を示す。
タのチャンネル部を遮光するという要求と、電極間のシ
ョート改善および画素トランジスタの性能向」−のため
に交差部の面積を縮小するという要求とのいずれをも満
たす画素構造の実施例を示す。
すなわち、第６図では、ソース電極３およびドレインバ
ス４との交差部でグー１〜バス１の端を内側に向けて狭
くし、しかもａ Ｓ ＋ ２の端Ｐとゲートバス４と
の端Ｑとの距ｌ１ｌＩＥし、矢印Ｉ、で示す点とＳで示
す線との距離Ｓなどは十分遮光できる距離を保つ構造を
なしている。加えて、ソース電極３では、ゲートバス１
との交差部面積を小さくするために、第６図に示す」一
部左隅を削っている。
ス４との交差部でグー１〜バス１の端を内側に向けて狭
くし、しかもａ Ｓ ＋ ２の端Ｐとゲートバス４と
の端Ｑとの距ｌ１ｌＩＥし、矢印Ｉ、で示す点とＳで示
す線との距離Ｓなどは十分遮光できる距離を保つ構造を
なしている。加えて、ソース電極３では、ゲートバス１
との交差部面積を小さくするために、第６図に示す」一
部左隅を削っている。
」―記載６図では、ａ−３ｉ２のチャンネル部に入射す
る直接光をゲートバスｌで遮光する構造を示した。さら
に、液晶パネルを投写形ディスプレイに用いる場合は、
光源からの強い光か８Ｍ層４０、ゲートバス１、ソース
電極３、ドレインバス４などで反射してチャンネル１°
（ＩＳに入射することによっても光リーク生じる可能性
がある。これに対する対策として、第７図に示すように
、ＢＭ開口部６をソース電極３や、ゲートバス９なとの
金属？′ｌｉ極より内側に配置する構造が考えられる。
る直接光をゲートバスｌで遮光する構造を示した。さら
に、液晶パネルを投写形ディスプレイに用いる場合は、
光源からの強い光か８Ｍ層４０、ゲートバス１、ソース
電極３、ドレインバス４などで反射してチャンネル１°
（ＩＳに入射することによっても光リーク生じる可能性
がある。これに対する対策として、第７図に示すように
、ＢＭ開口部６をソース電極３や、ゲートバス９なとの
金属？′ｌｉ極より内側に配置する構造が考えられる。
−Ｉ−記第１図から第７図に示す本発明の実施例のいず
れにおいても、液晶の配向不良部分を保持容量形成部分
として使用することにより、画素電極の表示領域を広く
使用でき、小形、精細な液晶パネルの開口率を向上する
ことができる。
れにおいても、液晶の配向不良部分を保持容量形成部分
として使用することにより、画素電極の表示領域を広く
使用でき、小形、精細な液晶パネルの開口率を向上する
ことができる。
［発明の効果］
以」二、本発明によれば、画累トランジスタをゲートバ
スとドレインバスとの交差部に形成することで液晶の配
向不良部分を保持容量形成部分として使用することかで
きるため、画素電極の表示領域を広く使用でき、小形、
精細な液晶パネルの開口率を向上することかできるとい
う効果がある。
スとドレインバスとの交差部に形成することで液晶の配
向不良部分を保持容量形成部分として使用することかで
きるため、画素電極の表示領域を広く使用でき、小形、
精細な液晶パネルの開口率を向上することかできるとい
う効果がある。
第１図は本発明の詳細な説明するための画素の上面図、
第２図は第１図に示す画素の一点鎖線Ａ、Ｂに沿う断面
図、第３図、第４図、第５図は第１図と第２図に示す画
素構造と別構造の実施例を説明するための画素トランジ
スタの構造図、第６図は第１図に示す画素の構造で光リ
ーク対策や画素トランジスタの性能向上を説明するため
の画素構造図、第７図は液晶パネル内部での反射光に対
する対策を説明するための画素構成図、第８図は従来の
画素構成の一例を説明するための画素構造図、第９図は
第８図の一点鎖線ＡＢに沿う断面図である。
第２図は第１図に示す画素の一点鎖線Ａ、Ｂに沿う断面
図、第３図、第４図、第５図は第１図と第２図に示す画
素構造と別構造の実施例を説明するための画素トランジ
スタの構造図、第６図は第１図に示す画素の構造で光リ
ーク対策や画素トランジスタの性能向上を説明するため
の画素構造図、第７図は液晶パネル内部での反射光に対
する対策を説明するための画素構成図、第８図は従来の
画素構成の一例を説明するための画素構造図、第９図は
第８図の一点鎖線ＡＢに沿う断面図である。
Claims (1)
- 【特許請求の範囲】 １、ゲート電極とドレイン電極とソース電極と半導体薄
膜のチャンネルとからなる薄膜トランジスタと、該薄膜
トランジスタで駆動される画素電極とを少なくとも積層
してなる構造の画素を有し、該画素トランジスタの該ド
レイン電極の母線であるドレインバスと、該ゲート電極
の母線であるゲートバスと、該画素に隣接する他の画素
のゲートバスの１部分と該画素電極との重なり部分に保
持容量を形成する構造の画素を配列してなる第１基板と
、該画素電極に対向して設けた対向電極と、遮光層と、
該対向電極と遮光層とを積層してなる第２基板と、該第
１基板と該第２基板との間に液晶を封入してなる構造の
液晶パネルにおいて、前記薄膜半導体を前記ゲートバス
上に設けて画素トランジスタを構成し、該画素トランジ
スタの構造として、上記ドレインバスと前記ゲートバス
との交差部に前記ドレイン電極を構成し、該薄膜半導体
の両端が該ドレイン電極および該ドレイン電極と平行に
設けたソース電極から露出しない構成であることを特徴
とする液晶パネル。 ２、ゲート電極とドレイン電極とソース電極と半導体薄
膜のチャンネルとからなる薄膜トランジスタと、該薄膜
トランジスタで駆動される画素電極とを少なくとも積層
してなる構造の画素を有し、該画素トランジスタの該ド
レイン電極の母線であるドレインバスと、該ゲート電極
の母線であるゲートバスと、該画素に隣接する他の画素
のゲートバスの１部分と該画素電極との重なり部分に保
持容量を形成する構造の画素を配列してなる第１基板と
、該画素電極に対向して設けた対向電極と、遮光層と、
該対向電極と遮光層とを積層してなる第２基板と、該第
１基板と該第２基板との間に液晶を封入してなる構造の
液晶パネルにおいて、前記薄膜半導体を前記ゲートバス
上に設けて画素トランジスタを構成し、該画素トランジ
スタの構造として、上記ドレインバスと前記ゲートバス
との交差部に前記ドレイン電極を構成し、該薄膜半導体
の両端が該ドレイン電極あるいは該ドレイン電極と平行
に設けたソース電極から露出した構成であることを特徴
とする液晶パネル。 ３、ゲート電極とドレイン電極とソース電極と半導体薄
膜のチャンネルとからなる薄膜トランジスタと、該薄膜
トランジスタで駆動される画素電極とを少なくとも積層
してなる構造の画素を有し、該画素トランジスタの該ド
レイン電極の母線であるドレインバスと、該ゲート電極
の母線であるゲートバスと、該画素に隣接する他の画素
のゲートバスの１部分と該画素電極との重なり部分に保
持容量を形成する構造の画素を配列してなる第１基板と
、該画素電極に対向して設けた対向電極と、遮光層と、
該対向電極と遮光層とを積層してなる第２基板と、該第
１基板と該第２基板との間に液晶を封入してなる構造の
液晶パネルにおいて、前記薄膜半導体を前記ゲートバス
上に設けて画素トランジスタを構成し、該画素トランジ
スタの構造として、上記ドレインバスと前記ゲートバス
との交差部に前記ドレイン電極を構成し、該薄膜半導体
の両端が該ドレイン電極側あるいは該ドレイン電極と平
行に設けたソース電極側において該ゲート電極から露出
する構成であることを特徴とする液晶パネル。 ４、ゲート電極とドレイン電極とソース電極と半導体薄
膜のチャンネルとからなる薄膜トランジスタと、該薄膜
トランジスタで駆動される画素電極とを少なくとも積層
してなる構造の画素を有し、該画素トランジスタの該ド
レイン電極の母線であるドレインバスと、該ゲート電極
の母線であるゲートバスと、該画素に隣接する他の画素
のゲートバスの１部分と該画素電極との重なり部分に保
持容量を形成する構造の画素を配列してなる第１基板と
、該画素電極に対向して設けた対向電極と、遮光層と、
該対向電極と遮光層とを積層してなる第２基板と、該第
１基板と該第２基板との間に液晶を封入してなる構造の
液晶パネルにおいて、前記薄膜半導体を前記ゲートバス
上に設けて画素トランジスタを構成し、該画素トランジ
スタの構造として、上記ドレインバスと前記ゲートバス
との交差部に前記ドレイン電極を構成し、該ドレイン電
極および該ドレイン電極と平行に設けたソース電極とに
はさまれて該薄膜トランジスタのチャンネルを形成する
前記薄膜半導体の１部分が少なくとも該ゲートバスの端
から内側に配置する構成であることを特徴とする液晶パ
ネル。 ５、請求項１ないし４のいずれかの構造を有する液晶パ
ネルであって、前記第２基板の遮光層が前記ゲートバス
、前記ドレインバス、および前記薄膜トランジスタの電
極を形成するドレイン電極、ソース電極、ゲート電極の
いずれかあるいは全てを遮光する構造であることを特徴
とする液晶パネル。 ６、請求項１ないし５のいずれかの構造の液晶パネルを
用いて画像表示を行うことを特徴とする投写形液晶ディ
スプレイ。 ７、請求項１ないし５のいずれかの構造を有する液晶パ
ネルを形成するマスクの組み合わせ方法。 ８、請求項７記載のマスクの組み合わせによる液晶パネ
ルの製造およびその製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292004A JPH04166816A (ja) | 1990-10-31 | 1990-10-31 | 投写形ディスプレイ用高輝度液晶パネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292004A JPH04166816A (ja) | 1990-10-31 | 1990-10-31 | 投写形ディスプレイ用高輝度液晶パネル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04166816A true JPH04166816A (ja) | 1992-06-12 |
Family
ID=17776285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292004A Pending JPH04166816A (ja) | 1990-10-31 | 1990-10-31 | 投写形ディスプレイ用高輝度液晶パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04166816A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08146428A (ja) * | 1994-11-17 | 1996-06-07 | Nec Corp | 液晶表示装置 |
| KR100660808B1 (ko) * | 1999-12-31 | 2006-12-26 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판, 액정 표시장치 |
| US7545449B2 (en) | 2003-03-07 | 2009-06-09 | Casio Computer Co., Ltd. | Liquid crystal display device having auxiliary capacitive electrode |
| WO2014069260A1 (ja) * | 2012-10-29 | 2014-05-08 | シャープ株式会社 | アクティブマトリクス基板および液晶表示装置 |
-
1990
- 1990-10-31 JP JP2292004A patent/JPH04166816A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08146428A (ja) * | 1994-11-17 | 1996-06-07 | Nec Corp | 液晶表示装置 |
| KR100660808B1 (ko) * | 1999-12-31 | 2006-12-26 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판, 액정 표시장치 |
| US7545449B2 (en) | 2003-03-07 | 2009-06-09 | Casio Computer Co., Ltd. | Liquid crystal display device having auxiliary capacitive electrode |
| WO2014069260A1 (ja) * | 2012-10-29 | 2014-05-08 | シャープ株式会社 | アクティブマトリクス基板および液晶表示装置 |
| US9570469B2 (en) | 2012-10-29 | 2017-02-14 | Sharp Kabushiki Kaisha | Active-matrix substrate and liquid-crystal display device |
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