JPH04167449A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04167449A JPH04167449A JP2293958A JP29395890A JPH04167449A JP H04167449 A JPH04167449 A JP H04167449A JP 2293958 A JP2293958 A JP 2293958A JP 29395890 A JP29395890 A JP 29395890A JP H04167449 A JPH04167449 A JP H04167449A
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- Japan
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- electrode pad
- film
- hole
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- H10W72/90—Bond pads, in general
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置に関し、特に二層以上の金属配線層
を有する半導体装置に関する。
を有する半導体装置に関する。
半導体集積回路の微細化、高集積化に伴って配線の多層
化が進み、さらに配線層間の電気的接続孔（ビア・ホー
ル）の面積は、益々縮小されつつある。このため、ビア
・ホールのアスペクト比（開孔幅／開孔深さ）が増大し
、ビア・ホール内での金属配線のステップ・カバレッジ
（段差被覆性）が急速に悪化し、接続抵抗の増大、信顛
性の低下をもたらしている。
化が進み、さらに配線層間の電気的接続孔（ビア・ホー
ル）の面積は、益々縮小されつつある。このため、ビア
・ホールのアスペクト比（開孔幅／開孔深さ）が増大し
、ビア・ホール内での金属配線のステップ・カバレッジ
（段差被覆性）が急速に悪化し、接続抵抗の増大、信顛
性の低下をもたらしている。
このような問題を解決する技術として、最近低抵抗のタ
ングステン（Ｗ）膜を気相成長法によって下層配線層上
のビア・ホール内部に選択的に埋込み形成する方法が試
みられている。
ングステン（Ｗ）膜を気相成長法によって下層配線層上
のビア・ホール内部に選択的に埋込み形成する方法が試
みられている。
例えば、第３図（ａ）および（ｂ）は、外部接続用リー
ドフレームにワイヤを接続する、いわゆる電極バンド部
に採用されている従来以前の構造を示しており、同図＜
ａ）は平面図、同図（ｂ）はそのＣ−配線に沿う断面図
である。ここでは、シリコン基板１上の絶縁膜２にアル
ミニウムからなる下層金属配線３を形成し、この上に設
けた層間絶縁膜４にビア・ホール５Ａを開設し、このビ
ア・ホール５Ａ上に上層金属配線６を形成し、これを表
面保護膜７で覆うとともに、その一部に開孔７１を設け
ることで、上層金属配線６の一部に電極パッド部６１を
構成している。
ドフレームにワイヤを接続する、いわゆる電極バンド部
に採用されている従来以前の構造を示しており、同図＜
ａ）は平面図、同図（ｂ）はそのＣ−配線に沿う断面図
である。ここでは、シリコン基板１上の絶縁膜２にアル
ミニウムからなる下層金属配線３を形成し、この上に設
けた層間絶縁膜４にビア・ホール５Ａを開設し、このビ
ア・ホール５Ａ上に上層金属配線６を形成し、これを表
面保護膜７で覆うとともに、その一部に開孔７１を設け
ることで、上層金属配線６の一部に電極パッド部６１を
構成している。
このような電極パッド部の構成では、ビア・ホールの縮
小化に伴って前記したような問題が生じるため、第４図
（ａ）および（ｂ）にそれぞれ平面図とＤ−Ｄ線断面図
を示すように、層間絶縁膜４に設けたビア・ホール５Ａ
内にタングステン層５１を埋設し、このタングステン層
５１を介して下層の金属配線３と上層の金属配線６を電
気接続する構成が提案されている。
小化に伴って前記したような問題が生じるため、第４図
（ａ）および（ｂ）にそれぞれ平面図とＤ−Ｄ線断面図
を示すように、層間絶縁膜４に設けたビア・ホール５Ａ
内にタングステン層５１を埋設し、このタングステン層
５１を介して下層の金属配線３と上層の金属配線６を電
気接続する構成が提案されている。
なお、この例では、下層の金属配線３はＡｆ２−３ｉ−
Ｃｕ膜３１と、ＴｉＷ膜３２との積層膜として構成され
、上層の金属配線６はＡ／２−３ｉ −Ｃｕ膜とされて
いる。
Ｃｕ膜３１と、ＴｉＷ膜３２との積層膜として構成され
、上層の金属配線６はＡ／２−３ｉ −Ｃｕ膜とされて
いる。
しかしながら、このような第４図（ａ）、（ｂ）に示す
構成では、ビア・ホール内に埋込まれたタングステン層
５１は熱膨張係数や硬度がアルミニウム形配線材料で構
成される上層および下層の各金属配線３．６に比べて大
きく異なっている。このため、組立時や実使用時におけ
る温度サイクルによる応力等により、表面保護膜７で覆
われていない上層金属配線６の電極パッド部６１で金属
配線６とタングステン層５１との間、あるいは金属配線
６と層間絶縁膜４および表面保護膜７との界面での剥が
れ等が発生し易くなっている。
構成では、ビア・ホール内に埋込まれたタングステン層
５１は熱膨張係数や硬度がアルミニウム形配線材料で構
成される上層および下層の各金属配線３．６に比べて大
きく異なっている。このため、組立時や実使用時におけ
る温度サイクルによる応力等により、表面保護膜７で覆
われていない上層金属配線６の電極パッド部６１で金属
配線６とタングステン層５１との間、あるいは金属配線
６と層間絶縁膜４および表面保護膜７との界面での剥が
れ等が発生し易くなっている。
したがって、このような剥がれが生じると、ワイヤの接
続の信較性が低下するとともに、剥離されたときに下層
の金属配線が露呈され、耐湿性が劣化されるという問題
が生しることになる。
続の信較性が低下するとともに、剥離されたときに下層
の金属配線が露呈され、耐湿性が劣化されるという問題
が生しることになる。
本発明の目的は、このような剥離を防止した半導体装置
を提供することにある。
を提供することにある。
本発明の半導体装置は、電極パッド部を有する上層金属
配線と、その下層の金属配線との接続を行うためのビア
・ホールを、電極パッド部以外の表面保護膜で覆われた
領域に配設している。
配線と、その下層の金属配線との接続を行うためのビア
・ホールを、電極パッド部以外の表面保護膜で覆われた
領域に配設している。
この場合、ビア・ホールは、小さい面積をした複数個の
ビア・ホールで構成することが好ましい。
ビア・ホールで構成することが好ましい。
また、金属配線は、アルミニウムまたはナルミニラムを
主成分とする合金膜、あるいは高融点金属または高融点
金属化合物とアルミニウムまたはアルミニウムを主成分
とする合金膜との積層膜で構成される。
主成分とする合金膜、あるいは高融点金属または高融点
金属化合物とアルミニウムまたはアルミニウムを主成分
とする合金膜との積層膜で構成される。
本発明によれば、ビア・ホールは電極パッド部の直下を
避けて表面保護膜で覆われた領域に配設されることで、
電極パッド部において上層金属配線とビア・ホール内に
埋設された高融点金属との間で応力が発生することはな
く、電極パッド部における上層金属配線の剥がれが防止
される。
避けて表面保護膜で覆われた領域に配設されることで、
電極パッド部において上層金属配線とビア・ホール内に
埋設された高融点金属との間で応力が発生することはな
く、電極パッド部における上層金属配線の剥がれが防止
される。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例を示しており、同図（ａ）
は平面図、同図（ｂ）はそのＡ−Ａ線に沿う断面図であ
る。これらの図において、シリコン基板ｌ上に絶縁膜２
を介して内部回路につながる下層金属配線３が形成され
る。この下層金属配線３は、ここではＡＩ！−３３−Ｃ
ｕ膜３１とＴｉＷ膜３２の積層膜で形成する。この下層
金属配線３上に層間絶縁膜４をプラズマＣＶＤ法等によ
り０．３μｍないし２μｍ程度堆積し、フォトリソグラ
フィ技術を用いて小さな面積をした複数個（ここでは２
個）のビア・ホール５を開孔する。そして、例えば選択
ＣＶＤ法等を用いてこのビア・ホール内にタングステン
（Ｗ）を埋込んでタングステン層５１を形成している。
は平面図、同図（ｂ）はそのＡ−Ａ線に沿う断面図であ
る。これらの図において、シリコン基板ｌ上に絶縁膜２
を介して内部回路につながる下層金属配線３が形成され
る。この下層金属配線３は、ここではＡＩ！−３３−Ｃ
ｕ膜３１とＴｉＷ膜３２の積層膜で形成する。この下層
金属配線３上に層間絶縁膜４をプラズマＣＶＤ法等によ
り０．３μｍないし２μｍ程度堆積し、フォトリソグラ
フィ技術を用いて小さな面積をした複数個（ここでは２
個）のビア・ホール５を開孔する。そして、例えば選択
ＣＶＤ法等を用いてこのビア・ホール内にタングステン
（Ｗ）を埋込んでタングステン層５１を形成している。
その後、上層金属配線６として例えばＡｆ−３ｉ−Ｃｕ
膜をスパッタ等により堆積し、バターニングする。゛そ
して、チップ表面上に例えば５ｉＯＮ膜等の表面保護膜
７を形成し、外部との接続を行うためのワイヤボンディ
ング用の領域にフォトリソグラフィ技術を用いて開孔７
１を設ける。この開孔７１は、第１図（ａ）に示すよう
に、上下層の金属配線３．６をつなぐビア・ホール５上
には開孔されないよう配置されている。
膜をスパッタ等により堆積し、バターニングする。゛そ
して、チップ表面上に例えば５ｉＯＮ膜等の表面保護膜
７を形成し、外部との接続を行うためのワイヤボンディ
ング用の領域にフォトリソグラフィ技術を用いて開孔７
１を設ける。この開孔７１は、第１図（ａ）に示すよう
に、上下層の金属配線３．６をつなぐビア・ホール５上
には開孔されないよう配置されている。
したがって、この構成によれば、開孔７１によって露呈
されている上層金属配線６の部分、すなわち電極パッド
部６１の直下にはビア・ホール５が存在しないため、こ
の電極パッド部６１においては上層金属配線６とタング
ステン層５１との熱膨張係数の相違が原因とされる応力
が発生することがない。これにより、少なくともこの電
極パッド部６１での上層金属配線６とタングステン層５
１との間で剥がれが生しることはなく、ワイヤボンディ
ングの信頬性を確保し、かつ耐湿性を確保する。
されている上層金属配線６の部分、すなわち電極パッド
部６１の直下にはビア・ホール５が存在しないため、こ
の電極パッド部６１においては上層金属配線６とタング
ステン層５１との熱膨張係数の相違が原因とされる応力
が発生することがない。これにより、少なくともこの電
極パッド部６１での上層金属配線６とタングステン層５
１との間で剥がれが生しることはなく、ワイヤボンディ
ングの信頬性を確保し、かつ耐湿性を確保する。
第２図（ａ）および（ｂ）は本発明の第２実施例を示し
ており、同図（ａ）は平面図、同図（ｂ）はそのＢ−Ｂ
線に沿う断面図である。なお、これらの図において、第
１実施例と同一または均等な部分には同一符号を付しで
ある。
ており、同図（ａ）は平面図、同図（ｂ）はそのＢ−Ｂ
線に沿う断面図である。なお、これらの図において、第
１実施例と同一または均等な部分には同一符号を付しで
ある。
下層金属配線３と上層金属配線６の接続は、第１の実施
例と同様にビア・ホール５内に埋込まれたタングステン
層５１により行われている。
例と同様にビア・ホール５内に埋込まれたタングステン
層５１により行われている。
そして、この実施例では、上層金属配線６は、アルミニ
ウム系金属層６２の下側にＴｉＮ、ＴｉＷ等のバリアメ
タル層６３を有する積層構造として構成している。また
、上下層の金属配線３．６を接続するビア・ホール５は
、開孔７１で画成される電極パッド部６１の直下は避け
、その周辺の表面保護膜７の下側に分散して配置してい
る。
ウム系金属層６２の下側にＴｉＮ、ＴｉＷ等のバリアメ
タル層６３を有する積層構造として構成している。また
、上下層の金属配線３．６を接続するビア・ホール５は
、開孔７１で画成される電極パッド部６１の直下は避け
、その周辺の表面保護膜７の下側に分散して配置してい
る。
なお、ビア・ホール５の寸法は、ここでは２μ口以下に
設定している。
設定している。
この構成によれば、ビア・ホール５が電極バンド部６１
の直下には設けられていないことから、第１実施例と同
様に電極パッド部６１における上層金属配線６の剥がれ
が防止でき、ワイヤボンディングの信転性を向上させ、
かつ耐湿性を向上することができる。また、この実施例
ではビア・ホール５の寸法を第１実施例よりもさらに小
さくしているため、金属配線の剥がれをさらに改善する
ことができる。
の直下には設けられていないことから、第１実施例と同
様に電極パッド部６１における上層金属配線６の剥がれ
が防止でき、ワイヤボンディングの信転性を向上させ、
かつ耐湿性を向上することができる。また、この実施例
ではビア・ホール５の寸法を第１実施例よりもさらに小
さくしているため、金属配線の剥がれをさらに改善する
ことができる。
なお、本発明は、金属配線層がアルミニウムまたはアル
ミニウムを主成分とする合金膜、あるい １は高融点
金属または高融点金属化合物とアルミニウムまたはアル
ミニウムを主成分とする合金膜との積層膜で構成される
半導体装置に適用することができる。
ミニウムを主成分とする合金膜、あるい １は高融点
金属または高融点金属化合物とアルミニウムまたはアル
ミニウムを主成分とする合金膜との積層膜で構成される
半導体装置に適用することができる。
以上説明したように本発明は、電極パッド部を有する上
層金属配線と、その下層の金属配線との接続を行うため
のビア・ホールを、電極パッド部以外の表面保護膜で覆
われた領域に配設しているので、電極パッド部において
上層金属配線とビア・ホール内に埋設された高融点金属
との間で応力が発生することはなく、電極パッド部にお
ける上層金属配線の剥がれが防止でき−、ワイヤボンデ
ィングの信軌性を改善し、かつ半導体装置の耐湿性を改
善することができる効果がある。
層金属配線と、その下層の金属配線との接続を行うため
のビア・ホールを、電極パッド部以外の表面保護膜で覆
われた領域に配設しているので、電極パッド部において
上層金属配線とビア・ホール内に埋設された高融点金属
との間で応力が発生することはなく、電極パッド部にお
ける上層金属配線の剥がれが防止でき−、ワイヤボンデ
ィングの信軌性を改善し、かつ半導体装置の耐湿性を改
善することができる効果がある。
また、ビア・ホールを、小さい面積をした複数個のビア
・ホールで構成することで、それぞれのビア・ホールに
おける上下層の金属配線間での応力をさらに効果的に防
止することができる。
・ホールで構成することで、それぞれのビア・ホールに
おける上下層の金属配線間での応力をさらに効果的に防
止することができる。
第１図は本発明の第１実施例を示し、同図（ａ）は平面
図、同図（ｂ）はそのＡ−Ａ線に沿う断面図、第２図は
本発明の第２実施例を示し、同図（ａ）は平面図、同図
（ｂ）はそのＢ−Ｂ線に沿う断面図、第３図は従来以前
に採用されていた構造を示し、同図（ａ）は平面図、同
図（ｂ）はそのＣ−Ｃ線に沿う断面図、第４図は従来の
改善された構造を示し、同図（ａ）は平面図、同図（ｂ
）はそのＤ−Ｄ線に沿う断面図である。 １・・・シリコン基板、２・・・絶縁膜、３・・・下層
金属配線、４・・・層間絶縁膜、５，５Ａ・・・ビア・
ホール、６・・・上層金属配線、７・・・表面保護膜、
３１・・・Ａ！−３１−Ｃｕ、３２＝−Ｔ ｉＷ、５１
・・・タングステン層、６１・・・電極パッド部、６
２・・・アルミニウム系金属、６３・・・バリアメタル
層、７１・・・開孔。 第１図 第２図 （ａ） 第３図 Ａ 第４図 （ａ） Ａ５１
図、同図（ｂ）はそのＡ−Ａ線に沿う断面図、第２図は
本発明の第２実施例を示し、同図（ａ）は平面図、同図
（ｂ）はそのＢ−Ｂ線に沿う断面図、第３図は従来以前
に採用されていた構造を示し、同図（ａ）は平面図、同
図（ｂ）はそのＣ−Ｃ線に沿う断面図、第４図は従来の
改善された構造を示し、同図（ａ）は平面図、同図（ｂ
）はそのＤ−Ｄ線に沿う断面図である。 １・・・シリコン基板、２・・・絶縁膜、３・・・下層
金属配線、４・・・層間絶縁膜、５，５Ａ・・・ビア・
ホール、６・・・上層金属配線、７・・・表面保護膜、
３１・・・Ａ！−３１−Ｃｕ、３２＝−Ｔ ｉＷ、５１
・・・タングステン層、６１・・・電極パッド部、６
２・・・アルミニウム系金属、６３・・・バリアメタル
層、７１・・・開孔。 第１図 第２図 （ａ） 第３図 Ａ 第４図 （ａ） Ａ５１
Claims (1)
- 【特許請求の範囲】 １、層間絶縁膜によって絶縁される二層以上の金属配線
を有し、前記層間絶縁膜に形成された開孔内に高融点金
属を埋設したビア・ホールを介して前記金属配線を電気
接続してなる半導体装置において、ワイヤを接続するた
めの電極パッド部を有する上層金属配線とその下層の金
属配線との接続を行うためのビア・ホールを、前記電極
パッド部以外の表面保護膜で覆われた領域に配設したこ
とを特徴とする半導体装置。 ２、前記ビア・ホールは、小さい面積をした複数個のビ
ア・ホールで構成されてなる特許請求の範囲第１項記載
の半導体装置。 ３、前記金属配線がアルミニウムまたはアルミニウムを
主成分とする合金膜、あるいは高融点金属または高融点
金属化合物とアルミニウムまたはアルミニウムを主成分
とする合金膜との積層膜で構成されてなる特許請求の範
囲第１項記載または第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02293958A JP3106493B2 (ja) | 1990-10-31 | 1990-10-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02293958A JP3106493B2 (ja) | 1990-10-31 | 1990-10-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04167449A true JPH04167449A (ja) | 1992-06-15 |
| JP3106493B2 JP3106493B2 (ja) | 2000-11-06 |
Family
ID=17801390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02293958A Expired - Lifetime JP3106493B2 (ja) | 1990-10-31 | 1990-10-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3106493B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502337A (en) * | 1994-07-04 | 1996-03-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device structure including multiple interconnection layers with interlayer insulating films |
| KR20020083576A (ko) * | 2001-04-27 | 2002-11-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2003282574A (ja) * | 2003-02-26 | 2003-10-03 | Mitsubishi Electric Corp | 半導体装置 |
| US6756675B1 (en) | 1996-08-20 | 2004-06-29 | Seiko Epson Corporation | Semiconductor device and a method for making the same that provide arrangement of a connecting region for an external connecting terminal |
| JP2006351588A (ja) * | 2005-06-13 | 2006-12-28 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2010177248A (ja) * | 2009-01-27 | 2010-08-12 | Anritsu Corp | 半導体装置及びその製造方法 |
| JP2012138513A (ja) * | 2010-12-27 | 2012-07-19 | Toshiba Corp | 半導体装置 |
| JP2012243984A (ja) * | 2011-05-20 | 2012-12-10 | Fujikura Ltd | 半導体装置および半導体装置の製造方法 |
| US11594502B2 (en) | 2017-07-13 | 2023-02-28 | Fuji Electric Co., Ltd. | Semiconductor device having conductive film |
-
1990
- 1990-10-31 JP JP02293958A patent/JP3106493B2/ja not_active Expired - Lifetime
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| US11594502B2 (en) | 2017-07-13 | 2023-02-28 | Fuji Electric Co., Ltd. | Semiconductor device having conductive film |
| US12068268B2 (en) | 2017-07-13 | 2024-08-20 | Fuji Electric Co., Ltd. | Semiconductor device having a wire bonding pad structure connected through vias to lower wiring |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3106493B2 (ja) | 2000-11-06 |
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