JPH04167472A

JPH04167472A - 半導体記憶装置およびその製造方法

Info

Publication number: JPH04167472A
Application number: JP2293960A
Authority: JP
Inventors: Takeshi Okazawa; 武岡澤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-10-31
Filing date: 1990-10-31
Publication date: 1992-06-15
Anticipated expiration: 2014-10-18
Also published as: JP2964619B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は電気的に書込み、消去が可能で、不揮発性であ
る読出し専用記憶装置（ＥＥＰＲＯＭ）に関し、特に消
去時における過消去（オーバーイレーズ）を防止した半
導体記憶装置およびその製造方法に関する。

〔従来の技術〕

従来のオーバーイレーズ防止機能を有するＥＥＰＲＯＭ
を第３図に示す。これは例えばＩＥＤＭ８９　（１９８
９年　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ
　ＤｅｖｉｃｅｓＭｅｅｔｉｎｇ）講演番号２５．７．
１　Ｋ、ＮａｒｕＫｅ他ｒＡＮｅｗＦｌａｓｈ−Ｅｒａ
ｓｅ　　ＥＥＰＲＯＭ　　Ｃｅ１ｌ　　ｗｉｔｈ　ａ　
　ｓｉｄｅｗａｌｌｓｅｌｅｃｔ−ｇａｔｅ　ｏｎ　ｉ
ｔ’ｓ　５ｏｕｒｃｅ　５ｉｄｅ　Ｊ　　（同ｄ　ｉ　
ｇｅｓ　ｔｐｐ６ｏ３〜６０６）に示されたものである
。

このＥＥＰＲＯＭは、シリコン基板１の表面に設けた第
１のゲート絶縁膜２上に形成した浮遊ゲート３と、この
浮遊ゲート３の上に設けた第２のゲート絶縁膜４上に形
成した制御ゲート５を有し、さらにこれら浮遊ゲート３
および制御ゲート５を挟む前記シリコン基板１０所要領
域にソース８゜ドレイン９の不純物拡散領域を形成して
いる。そして、ソース領域８と制御ゲート５の間には、
第３のゲート電極である選択ゲート１４を設けている。

なお、１１は第１の層間絶縁膜、１３は前記ソース領域
８．ドレイン領域９にそれぞれ接続される配線層である
。

この構成によれば、ＥＥＰＲＯ’Ｍへのデータの書込み
は、例えば、ドレイン９には７■の電位を、制御ゲート
５および選択ゲート１４には１２Ｖの電位をそれぞれ印
加し、かつソース８およびシリコン基板１を接地する。

したがって、ソース・ドレイン間は導通して電流が流れ
るが、ＭＯＳトランジスタの動作に従って電流はシリコ
ン基板ｌの表面のいわゆるチャネルと呼ばれる層を流れ
、ドレイン９近傍のチャネルでは第１のゲート絶縁膜２
のエネルギー障壁を越えるエネルギーを有するいわゆる
ホットな電子が発生し、浮遊ゲート３に蓄積される。

その結果、制御ゲート５に電圧を印加しても浮遊ゲート
３中の電子とで電気力線が終端し、シリコン基板１の表
面でチャネル形成が行われ難くなる。すなわち、ＭＯＳ
）ランジスタのしきい値が正方向にシフトし記憶動作が
可能になる。

一方、ＥＥＰＲＯＭの記憶を消去するには、ドレイン９
に正の電圧を印加し、制御ゲート５を接地すれば、第１
のゲート絶縁膜２の中をＦＮ電流（ファウラー・ノルド
ハイム電流。トンネル電流ともいう）が流れ、浮遊ゲー
ト３中の蓄積された電子をドレイン９側へ引抜くことが
できる。トンネル電流を生じさせるには、例えば第１の
ゲート絶縁膜２および第２のゲート絶縁膜４の膜厚を共
に１２０人とし、ドレイン９に１２Ｖを印加して、第１
のゲート絶縁膜２中に約５　Ｍ　Ｖ　／　ｃ　ｍの電界
が加わるようにすればよい。

ＥＥＰＲＯＭの基本動作は以上であるが、消去に際して
過大な消去（消し過ぎ、オーバーイレーズと称す）の現
象が問題になる。それはトンネル電流の制御がうまくい
かない場合、本来書込みによって蓄積された以上に電子
が引抜かれることがある。これが生じるとＥＥＰＲＯＭ
を書込み前の状態に戻すことができず、極端な場合には
しきい値が負になり、通常動作では導通したままの状態
になってしまう。

それを防ぐために、第３図の例では選択ゲート１４の電
位を制御ゲート５と連動させて変化させることで浮遊ゲ
ート３の電荷の状況によらずＥＥＰＲＯＭの導通、非導
通を制御することができ、しきい値が負になっても選択
ゲート１４でチャネルを非導通にすることができる。

〔発明が解決しようとする課題〕

この従来のオーバーイレーズ防止ＥＥＦＲＯＭ構造では
、選択ゲート１４を制御ゲート５の側部に形成するため
、その分だけ平面的に横方向の長さを大きくすることは
避けられず、記憶装置の微細化の障害となる。また、選
択ゲート１４の電位を外部に引出すための電極を形成す
る必要もあり、このための平面面積を別途確保する必要
があるという問題がある。

また、従来の選択ゲートは、制御ゲート５を形成した後
に、この制御ゲート５の側壁を利用して自己整合的に製
造する、いわゆる側壁形成プロセスを用いるため、その
寸法等において製造上のばらつきが生じ易く、特性が不
安定になるという問題もある。

本発明の目的は、これらの問題を解消し、記憶装置の微
細化を図るとともに、特性の安定化を可能とした半導体
記憶装置およびその製造方法を提供することにある。

〔課題を解決するための手段〕

本発明の半導体記憶装置は、半導体基板上に積層形成し
た第１のゲート絶縁膜、浮遊ゲート、第２のゲート絶縁
膜および制御ゲートと、少なくとも前記制御ゲートの両
側面に形成された第３のゲート絶縁膜と、この第３のゲ
ート絶縁膜を挟んで前記浮遊ゲートおよび制御ゲートの
両側に設けられた第１および第２の選択エピタキシャル
層と、第１の選択エピタキシャル層に制御ゲートの下面
にまで到らない深さに形成されるソース領域と、前記第
２の選択エピタキシャル層に浮遊ゲートの上面にまで達
する深さに形成されるドレイン領域とを備えている。

また、本発明の半導体記憶装置の製造方法は、半導体基
板上に第１ゲート絶縁膜、浮遊ゲート。

第２ゲート絶縁膜および制御ゲートを積層形成する工程
と、少なくとも前記制御ゲートの両側面に第３ゲート絶
縁膜を形成する工程と、全面に眉間絶縁膜を被着した上
で、この層間絶縁膜に前記第３ゲート絶縁膜を露呈させ
る開口部をそれぞれ開設する工程と、これらの開口部に
それぞれ前記半導体基板につながる第１および第２の選
択エピタキシャル層を形成する工程と、第１の選択エピ
タキシャル層と第２の選択エピタキシャル層の表面にそ
れぞれ異なる深さの不純物拡散領域を形成してソース領
域とドレイン領域を形成する工程を含んでいる。

［作用］本発明の半導体記憶装置によれば、第３のゲート絶縁膜
に接する第１の選択エピタキシャル層に、制御ゲートに
よって直接制御されるチャネルが形成されるため、制御
ゲートが選択ゲートの機能を有することになり、選択ゲ
ートを不要とする。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明のＥＥＰＲＯＭの一実施例の断面図であ
る。シリコン基板１の表面に第１のゲート絶縁膜２を設
け、この上にシリコン基板ｌと絶縁された状態の浮遊ゲ
ート３を設けている。また、この浮遊ゲート３上に第２
のゲート絶縁膜４を形成し、この上に制御ゲート５を設
けている。制御ゲート５の側面には第３のゲート絶縁膜
６を設けており、この第３のゲート絶縁膜６に接してシ
リコン基板１と接続したシリコンの選択エピタキシャル
層を設けている。この選択エピタキシャル層は、制御ゲ
ート５の両側にそれぞれ第１および第２の選択エピタキ
シャル層７Ａおよび７Ｂとして設けられている。そして
、これらの選択エピタキシャル層７Ａ、７Ｂにはそれぞ
れソース８．ドレイン９の各不純物拡散領域が設けられ
る。この場合、ソース領域８は、例えばヒ素のような浅
い接合が形成され易い原子を用いて第１のエピタキシャ
ル層７Ａの表面から浅く形成し、一方ドレイン領域９は
、例えばリンを用いて１５０Ｋ　ｅ　Ｖ〜２００ＫｅＶ
の高エネルギーでイオン注入して、第２のエピタキシャ
ル層７Ｂの表面からある程度深く形成する。具体的には
、ソース領域８は制御ゲート５の上端部までの深さで、
一方ドレイン領域９は浮遊ゲート３の上端までで制御ゲ
ート５の側面よりも下がった位置まで深く形成する。そ
の結果、ソース側の第１の選択エピタキシャル層７Ａに
はソース領域８の下に制御ゲート５により制御されるチ
ャネル領域１０が形成される。

なお、１１は第１の層間絶縁膜、１２は第２の層間絶縁
膜、１３は前記ソース領域８．ドレイン領域９にそれぞ
れ接続される配線層である。

第２図は第１図の実施例の主要工程について示した製造
方法の縦断面図である。

先ず、第２図（ａ）のように、シリコン基板１上に第１
のゲート絶縁膜２．浮遊ゲート３．第２のゲート絶縁膜
４．制御ゲート５を構成する膜材を順次形成し、かつこ
れらを選択エツチングすることで各ゲート絶縁膜とゲー
トを形成する。その後、制御ゲート５および浮遊ゲート
３の側面に第３のゲート絶縁膜６を形成する。

次に、第２図（ｂ）のように、全体を覆うように第１の
層間絶縁膜１１を形成した上で、制御ゲート５に隣接す
る層間絶縁膜１１を選択エツチングして第１および第２
の開口部１１ａ、ｌｌｂを形成し、シリコン基板１の表
面と前記第３のゲート絶縁膜６を露出する。

次に、第２図（ｃ）のように、第１．第２の開口部１１
ａ、ｌｌｂの内部にのみ第１および第２の選択エピタキ
シャル層７Ａ、７Ｂを形成する。

次いで、第２図（ｄ）のように、第１の選択エピタキシ
ャル層７Ａの表面にはヒ素をイオン注入し、また第２の
選択エピタキシャル層７Ｂの表面にはリンをイオン注入
し、アニール工程を経て浅い拡散層のソース領域８と、
深い拡散層のドレイン領域９をそれぞれ形成する。

しかる後、第１図に示したように、全面に第２の層間絶
縁膜１２を形成し、この眉間絶縁膜１２のソース、ドレ
インに対応する箇所にコンタクトホールを開設し、ここ
に配線１３を選択的に形成することで、第１図の構成が
完成される。

このように構成されるＥＥＰＲＯＭでは、制御ゲート５
によって直接制御されるチャネル領域１０が、第１の選
択エピタキシャル層７Ａのソース領域８の直下でかつ制
御ゲート５に隣接したシリコン表面に形成されるため、
このチャネル領域１０に面した制御ゲート５の一部が従
来の選択ゲートと等価な機能を有することになる。

したがって、選択ゲートを独立して設けなくともオーバ
ーイレーズを防止することが可能となり、このように独
立した選択ゲートを不要にすることで記憶装置の微細化
が実現でき、かつ製造のばらつきによる特性の不安定化
が解消される。

〔発明の効果〕

以上説明したように本発明は、第３のゲート絶縁膜に接
する第１の選択エピタキシャル層に、制御ゲートによっ
て直接制御されるチャネルが形成されるため、制御ゲー
トが選択ゲートの機能を有することになり、選択ゲート
を不要とする。これにより、選択ゲートを形成するため
の平面面積をその分縮小して記憶装置の微細化を図るこ
とができる。また、選択ゲートを製造する必要がないた
め、製造上のばらつきも無く、特性の安定化を図ること
ができる。

また、本発明方法によれば、通常用いられているプロセ
ス技術を利用して特性の安定した微細な記憶装置を製造
することができる。

【図面の簡単な説明】

第１図は本発明のＥＥＰＲＯＭの一実施例の断面図、第
２図（−ａ　）ないしくｄ）は第１図の構造の製造方法
を工程順に示す断面図、第３図は従来のＥＥＦＲＯＭの
断面図である。１・・・シリコン基板、２・・・第１のゲート絶縁膜、
３・・・浮遊ゲート、４・・・第２のゲート絶縁膜、５
・・・制御ゲート、６・・・第３のゲート絶縁膜、７Ａ
・・・第１の選択エピタキシャル層、７Ｂ・・・第２の
選択エピタキシャル層、８・・・ソース領域、９・・・
ドレイン領域、１０・・・チャネル領域、１１・・・第
１の眉間絶縁膜、１２・・・第２の眉間絶縁膜、１３・
・・配線層、１４・・・選択ゲート。第１図；喜週Σ升ト派

Claims

【特許請求の範囲】１、半導体基板上に積層形成した第１のゲート絶縁膜、
浮遊ゲート、第２のゲート絶縁膜および制御ゲートと、
少なくとも前記制御ゲートの両側面に形成された第３の
ゲート絶縁膜と、この第３のゲート絶縁膜を挟んで前記
浮遊ゲートおよび制御ゲートの両側に設けられた第１お
よび第２の選択エピタキシャル層と、第１の選択エピタ
キシャル層に制御ゲートの下面にまで到らない深さに形
成されるソース領域と、前記第２の選択エピタキシャル
層に浮遊ゲートの上面にまで達する深さに形成されるド
レイン領域とを備えることを特徴とする半導体記憶装置
。２、半導体基板上に第１ゲート絶縁膜、浮遊ゲート第２
ゲート絶縁膜および制御ゲートを積層形成する工程と、
少なくとも前記制御ゲートの両側面に第３ゲート絶縁膜
を形成する工程と、全面に層間絶縁膜を被着した上で、
この層間絶縁膜に前記第３ゲート絶縁膜を露呈させる開
口部をそれぞれ開設する工程と、これらの開口部にそれ
ぞれ前記半導体基板につながる第１および第２の選択エ
ピタキシャル層を形成する工程と、第１の選択エピタキ
シャル層と第２の選択エピタキシャル層の表面にそれぞ
れ異なる深さの不純物拡散領域を形成してソース領域と
ドレイン領域を形成する工程を含むことを特徴とする半
導体記憶装置の製造方法。