JPH04167601A - 電界効果デバイスを用いたデイジタル制御可変減衰器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の背景〕 本発明は、一般的には減衰器回路に関し、具体的には、
電界効果テクノロジーによる電界効果デバイスを用いた
ディジタル制御可変減衰器に関する。

現代の電子応用技術においては、供給された抵抗量を変
化するために、制御信号に応答する減衰器回路または部
品を利用することがしばしば必要になる。このような減
衰器は、自動利得制御回路、位置決めシステム（ｐｏｓ
ｉｔｉｏｎ　ｌｏｃａｔｉｎｇ　ｓｙｓｔｅｍ）、電話
システム、テレビジョンシステム等に有益である。

従来の技術においては、無線周波（ＲＦ　）での使用の
ための電子的可変固体減衰器としては、典型的にはＰＩ
Ｎダイオードが用いられていた。ＰＩＮダイオード減衰
器は、様々なネットワーク構成に配置されることが可能
である。電界効果トランジスタ　（Ｆ　Ｅ　Ｔ　）を含
むバイアス制御回路が、様々なアナログ制御信号量に応
答して、ＰＩＮダイオードをバイアスするために利用さ
れており、それによってＰＩＮダイオード回路網が、様
々な抵抗値のいずれの１つをも供給できるようにしてい
る。個別部品としてのＰＩＮダイオード減衰器は顕著な
性能を与えることができるが、ある応用面では、望まし
くない電力量を必要とする。さらに、ＰＩＮダイオード
はモノリシック回路には容易に集積化できない。

電子的可変減衰器を提供する他の先行技術としての方法
においては、ガリウム砒素（ＧａＡｓ）金属半導体電界
効果トランジスタ　（ＭＥＳＦＥＴ）のようなＦＥＴを
時々利用している。これらのデバイスはまた、様々な回
路網形式に配置されることが可能であり、各々のデバイ
スはバイアス無しで動作可能である。従って、スイッチ
ング動作の期間中を除けば、殆んど電力を消費しない。

アナログ制御信号は、これらのデバイスのゲートに印加
され、減衰レベルを調整する。各々のＦＥＴによって供
給される抵抗値は、デバイス中の非空乏化チャネルの深
さを制御することによって、制御される。残念ながら、
非空乏化チャネルの深さをこのように変化することは、
そこに加えられるＲＦ倍信号間高相互変調レベル（ｈｉ
ｇｈ　ｉｎｔｅｒｍｏｄｕｌａｔｉｏｎ　１ｅｖｅｌｓ
）を供給する非線形伝達特性を結果として招来する傾向
がある。これは、所望しない周波数成分を発生させる。

このような高調波ひずみを最小化するためには、いくつ
かの従来技術による減衰器では、減衰用ＦＥＴに対して
接続された回路素子をさらに利用している。回路におけ
るこのような追加は、コスト、寸法、重量を望ましくな
いほど増大し、しかもこのような従来技術による減衰器
の信頼性は望ましくないほど減少するものである。さら
に、これら従来技術による減衰器では、アナログ制御信
号の大きさを精密に制御することを必要とする。アナロ
グ信号量は、温度、半導体の経時変化、プロセスパラメ
ータのデバイス間の変動等によって、ドリフト変動する
傾向があることから、このような精密性を達成すること
は困難である。

ＧａＡｓ半導体材料を使用するモノリシックマイクロ波
集積回路（ＭＭＩＣ）応用は、このような回路の高周波
の取扱い性能及び小型化性能のために、現在開発中であ
る。これらの応用は、現在市販されているＭＭ　Ｉ　Ｃ
の半導体製造工程と互換性のある、電子的に可変な減衰
器を必要とする。

前述の先行技術としての減衰器は傾向として、製造する
のに高価にすぎ、あまりに多くのスペースを占有し、及
び／または、これらの応用面のいくつかに対しては、非
常に高い故障率を持っている。また、アナログ制御信号
を利用する、ある種の複雑な従来技術としての減衰器で
は、ＭＭ　Ｉ　Ｃ回路の固有の速度特性を利用するには
、あまりにも遅く動作しすぎる傾向がある。

〔発明が解決しようとする課題〕

従って、本発明の目的の１つは、高速に、デインタル制
御動作ができる、電界効果デバイスを用いたディジタル
制御可変減衰器を提供することである。

本発明の他の目的の１つは、ＭＭ　Ｉ　Ｃ応用と互換性
があり、かつモノリシック集積回路形式で提供可能な、
電界効果デバイスを用いたディジタル制御可変減衰器を
提供することである。

〔課題を解決するための手段〕

本発明の実施例に従う電界効果デバイスを用いたディジ
タル制御可変減衰器は、入力電極と出力電極との間に直
列信号パス（ｐａｔｈ）を与える直列半導体領域を含む
。第１セツトのゲート電極は、直列半導体領域で動作す
るように配置されている。

これらのゲート電極は入力電極と出力電極との間に供給
される抵抗値を制御する。少なくとも１つの並列半導体
領域が入力電極または出力電極と基準電位導体との間に
接続されうる。第２セツトのケート電極は、直列信号パ
スから基準電位導体に供給される抵抗値を制御するため
に、並列半導体領域で動作するように配置されている。

ケート電極制御ラインは第１セツト及び／または第２セ
ツトのケート電極の選択されたゲート電極に対して結合
されている。これら制御ラインは、選択的に“１”また
は“０”の形式でディジタル制御信号を選択ゲート電極
に印加し、そのゲート電極に接続されたゲート領域の導
電率を制御し、それによって、減衰器によって供給され
る減衰量を制御する。各セットのゲート電極は異なる幅
を有し、特定の応用の必要性に見合うようにその結果と
しての減衰特性に適合させている。

〔概　　要〕

ディジタル制御減衰特性を提供するのに適合する、電界
効果デバイスを用いたディジタル制御可変減衰器が開示
された。減衰器は、入力端子と出力端子との間の直列パ
ス内において接続された第１半導体領域と、直列パスと
基準電位導体との間に接続された少なくとも１つの並列
半導体領域とを含むことができる。第１ゲート電極は、
直列半導体領域で動作するために配列され、第２ゲート
電極は、並列半導体領域で動作するために配列される。

ゲート電極制御ラインは選択ゲート電極に接続されるの
で、ディジタル信号は選択的にケート電極に印加でき、
それに接続された半導体材料の領域を導電性または非導
電性のいずれにもでき、ディジタル符号（コード）に応
答して、入力端子と出力端子との間に複数の所定減衰量
を供給す入ることができる。

本発明のより完全な理解は、別添の図面に伴い考慮され
る詳細説明及び特許請求の範囲を参照して得られ、図面
の同じ参照番号は同一部品を示す。

〔実施例〕

第１図は、π型減衰器回路網ＩＯの模式図である。減衰
されるべきＲＦ倍信号入力パッド即ち端子Ｉ２に印加さ
れ、この端子１２はノード１３を介して可変並列抵抗素
子１６によって接地レベル、即ち、基準電位導体１４に
電気的に接続され、かつまた、直列可変抵抗素子２０を
介して出力パッド、即ち、端子１８に接続されている。

さらに並列可変抵抗素子２２はノード２４を接地導体１
４に電気的に接続している。

第２図は、本発明の１つの実施例に従う電子的可変電界
効果減衰器デバイス３０の、考えられうるレイアウト構
成の１つを実現した上面図を図示している。デバイス３
０は、第１図において模式的に図示されるπ型構成ＩＯ
を有する可変減衰器回路或いは回路網を提供している。

ディジタル制御のＲＦ減衰器デバイス３０は回路的に整
合化された減衰器として機能する。ＲＦ減衰量はディジ
タル的に符号化された信号を用いて選択される。減衰量
の個々のレベルはデバイス３０に印加されるディジタル
信号の“ｌ”及び“０”の配列に依存し選択される。デ
バイス３０は、標準的なシリコンテクノロジーもしくは
ＧａＡｓテクノロジーを含む複数の異なった技術を用い
ても製造可能である。数多くのマイクロ波回路応用のた
めには、デバイス３ｏをデプレッションモートＧ　ａ　
Ａ　ｓ　Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ技術で製造することが
有用であろう。この技術は、ＭＭＩＣの製造方法とも互
換性がある。

より具体的には、デバイス３０は３個の半導体抵抗領域
、即ち、素子３２．３４及び３６から構成され、これら
はそれぞれ、第１図の抵抗１６．２０及び２２に対応す
る。入力バット４０及び入力並列抵抗素子３２の一方の
端子に接続されたオーミックコンタクト３８は、第１図
のノード１３に対応している。更に、オーミックコンタ
クト４２は、直列抵抗素子３４の他方の端子及び出力並
列抵抗素子３６の一方の端子に接続され、一般的には第
１図のノード２４に対応している。出力パッド４４はま
たオーミックコンタクト４２に接続されている。

半導体抵抗性並列領域３２及び３６はそれぞれオーミッ
クコンタクト用電極４６及び４８によって終端されてい
る。電気的な接地のための接続は、デバイス３０の半導
体基板を通過する直接的なヴイアポール接続（ｄｉｒｅ
ｃｔ　ｖｉａ　ｈｏｌｅ　ｃｏｎｎｅｃｔｉｏｎ）によ
るか或いはまた、接地導体４６及び４８からの電気的な
接地導体へのワイヤホント（結合）のいずれかによって
、達成可能である。

制御ライン５０．５２．５４及び５６は半導体抵抗素子
３２．３４及び３６の様々なケート電極に対して接続さ
れている。クロスハツチを施された領域６０．６２．６
４．６６及び６８は制御ラインに対する“エアキャップ
（ａｉｒ　ｇａｐ）”クロスオーバー構造を示している
。各々のクロスオーバーは制御ラインが前述のクロスオ
ーバー領域において互に電気的に接触しないということ
を確実に保証している。第２図には４個のケート制御ラ
インが図示されているが、もっと数多（の、或いはもっ
と少ない数の制御ラインであっても容易に達成可能であ
る。制御ラインの数の実際的な制限は適用されている特
定の製造技術によって決定される。

第３図は第２図の線７０に沿ったデバイス３ｏの断面図
を示す。更に詳細には、オーミックコンタクト３８及び
４２は抵抗性素子３４の半導体７２の表面７１上に配置
されている。短形５７はゲート電極５７の断面を示し、
制御ライン５６と集積化されている。能動Ｎチャネル半
導体層７２は、またオーミックコンタクト３８及び４２
及び整流性ショットキーゲート電極コンタクト５７をサ
ポートする。領域７４及び７６はオーミックコンタクト
３８及び４２の各々の下に、既知のプロセスによって供
給されるＮ十領域である。

ショットキーゲート電極５７はタングステン、金及びチ
タニウムのような金属の適当な組合せを利用し、既知の
方法で提供可能である。ゲート電極５７は、領域３４を
被覆する導体５６の部分を含む。電極５７はコンタクト
５７の下側の距離７８の間に与えられる自由電荷（ｆｒ
ｅｅ　ｃｈａｒｇｅｓ）を含む半導体材料の領域７２を
空乏化する。この作用は、バリア（障壁）界面７１にお
けるショットキー金属５７と半導体との電子親和力にお
ける差異のために生ずる。その結果としての空乏化領域
は、ゼロ（零）バイアス電位条件下においても自動的に
存在する。二の空乏領域の深さはコンタクト５７に印加
される電圧の大きさを変えることによって変化できる。

例えば、ゲート電極５７に印加される十分な大きさの負
電圧は、空乏領域を半絶縁性基板材料８３の上表面８０
まで広げ、線８２によって囲まれた空乏領域を形成し、
この領域はデバイス３０の一部分を不導通状態にする。

この不導通状態を引き起こすのに必要な電圧は、ピンチ
オフ電圧（Ｖ、）として定義されている。ピンチオフの
際には、その結果であるキャリアの空乏化は、オーミッ
クコンタクト３８と４２との間の半導体材料７２の中の
線８２によって囲まれる、非常に高抵抗な領域を形成し
、それによって少なくともデバイス３０の一部分をほと
んど不導通性にする。逆に、コンタクト５７に対してよ
り正の電圧が印加された場合には、セロ（零）バイアス
空乏化領域７８の深さは減少し、それによってオーミッ
クコンタクト３８と４２との間のゲート電極５７の下側
の導通パス部分の導電率は増加し、それによってデバイ
ス３０の少なくとも一部分を、より導電性の高いものに
する。従って、電極５７の下側のデバイス３０の部分に
対して、ゲート５７上のセロ（零）バイヤス或いは、正
電圧は“オン状態”を供給し、ケート５７上の負電圧は
“オフ状態”を供給する。

各々の抵抗性素子３２．３４及び３６の抵抗値の大きさ
は能動半導体領域の幾何学的な形状及び材料特性によっ
てもまた決定されうる。より具体的には、どの個々の導
通パスの抵抗も一次近似的には下記のように与えられる
。

（ｒｈｏ）”１ Ｒ−Ａ　　　　　　　　　　（１） ここで、（ｒｈｏ）は能動半導体材料のバルク抵抗率、
Ｌはオーミックコンタクト間の距離、Ａは能動半導体領
域の断面積である。半導体７２のバルク抵抗率は一次近
似的には下記のように評価できる。

ただし、ｑは単位電荷、Ｕ。は半導体材料の低電界移動
度、Ｎは半導体の自由キャリア密度である。能動半導体
の断面積は動作領域の深さと動作領域の幅との積である
。最大動作領域の深さ（ｍａｘｉｍｕｍ　ａｃｔｉｖｅ
　ｒｅｇｉｏｎ　ｄｅｐｔｈ）は、例えば、第３図の距
離８４によって図示されるような寸法である。第２図の
直列抵抗素子３４の寸法りは“ＬＴ”として表示され、
各並列抵抗素子３２及び３４の寸法は“ＬＳ”として表
示されている。第２図において、最大動作領域の幅は、
直列抵抗素子に対しては“ＷＴ”、各並列抵抗素子３２
及び３６に対しては“ＷＳ”として表示されている。

並列ケート電極９４．９６．１０２．１０４．１１Ｏ１
及び１１２、及び、直列ゲート電極５７．１１４　、及
び１１５は、ゲート制御ライン５０．５２．５４及び／
または５６の内の１つと接続され、または、集積化形成
されている。これらのゲート電極の内の各々は、その下
にある半導体材料の素子３２．３４または３６のすべて
に対して整流性接触（ｒｅｃｔｉｆｙｉｎｇ　ｃｏｎｔ
ａｃｔ）を形成している。

各ケート電極は下地半導体材料の導電性断面積領域を変
化することによって、オーミックコンタクトの間の抵抗
値をその両端部において、変調するために動作する。正
常な動作条件では、これらの電極の各々は２電圧レベル
の一方にパイ・アスされるであろう。これらの電圧レベ
ルの内の一方のレベルは、ディジタル値“Ｉ”に対応す
る。ケート電極がこのバイアスレベルを受信する時は、
下地半導体材料は“オン状態”にある。そこで電流は、
その整流用電極の下地半導体材料の中を流れることが可
能である。〜１ＭＩＣ回路用として共通に使用されるデ
プレッションモートＧａＡｓＭＥＳＦＥＴ技術に対して
は、このディジタル値“１”の電圧は０．０ボルトであ
ることが望ましい。

別の電圧レベルは、ディジタル値“０”に対応する。ゲ
ート電極がこのバイアスレベルにある時には、下地半導
体は　“オフ状態”にあり、その電極の下を電流は流れ
ることができない。デプレッションモートＧａＡｓＭ’
ＥＳＦＥＴ技術では、このディジタル値“０”の電圧は
ピンチオフ電圧Ｖｐに等しいか、または、さらに負電圧
である。材料のピンチオフ電圧は半導体材料のドーピン
グ密度及び能動動作領域の深さの関数である。ＧａＡｓ
ＭＥＳＦＥＴ技術では、電圧レベルＶｐは、近似的に下
記のように表わされる。

ここで、ａは動作半導体領域の深さ、（ε）は材料の誘
電率、Ｖｂｉは整流性コンタクトの拡散電位で、典型的
には約０．８Ｖである。

制御ライン５０は導電性素子９０を含み、この素子は導
電性素子９２と集積化形成され、しかもそれと垂直方向
に配置されている。導電性素子９２はゲート電極９４と
集積化形成され、しかも電極９４は第１並列半導体材料
３２の上に延長するＷ３Ｓの寸法を有する。導電性素子
９２はまた別のゲート電極９６と集積化形成され、しか
も電極９６は並列抵抗性半導体材料３６の上に延長する
Ｗ３Ｓの寸法を有する。

制御ライン５２はまた互いに直交する導電性素子９８及
び１００を有する。素子１００は、並列半導体材料３２
の上に延長する幅Ｗ２Ｓのケート電極１０２と集積化形
成され、また、半導体材料３６の上に延長するＷ２Ｓの
幅を有する電極１０４と集積化形成されている。素子９
８は半導体材料３４の上に延長するＷ２Ｔの幅を有する
ゲート電極１１５と集積化形成されている。同様に、制
御ライン５４は互いに直交する導電性素子＋０６及び１
０８を含む。素子１０８は半導体材料３２の上に延長す
る幅ＷＩＳを有するケート電極１１０と集積化形成され
、また、半導体材料３６の上に延長する同じ幅ＷＩＳの
別のゲート電極１１２と集積化形成されている。素子１
０６は、半導体材料３４の上に延長する幅Ｗ３Ｔのゲー
ト電極１１４と集積化形成されている。更に、制御ライ
ン５６は半導体材料３４の上に伸びる幅Ｗ４Ｔのゲート
電極５７と集積化形成されるただ１つの素子のみを含む
。

ディジタル値“０”の制御電圧が制御ライン５６に印加
され、かつディジタル値“１”の制御電圧が制御ライン
５０．５２及び５４に印加される時には、第１図のデバ
イス３０は、端子４０と４４との間に最大減衰量を与え
ることになる。この場合には、並列抵抗パス３２及び３
４は制限されず、電流は、並列抵抗３２のゲート電極９
４．１０２及び１１０の下側を流れ、また、並列抵抗３
６の電極９６．１０４及び１１２の下側を流れることが
可能である。しかしながら、直列抵抗パス３４は、ゲー
ト電極５７によって著しく制限される。電極５７の下地
半導体領域はピンチオフされるため、電流はこの電極の
端部の周囲を流れるだけである。従って、電流の流れに
対する有効断面積は、第２図の空乏層領域７８の深さと
非制限領域の幅との積である。第２図から、非制限幅は
、Ｗ＝ＷＴ−Ｗ４Ｔである。ここで、ＷＴは参照番号１
２０で表示されている。このバイアス条件下で、直列抵
抗値は最大となるであろう。更に具体的には、この最大
直列抵抗と最小並列抵抗との組合せによって、端子４０
と４４との間には最大減衰量が発生するであろう。

制御ライン５２または５４のいずれかが、“オン状態”
即ちデインタル値“ｌ”の電圧を受信し、−方残りの制
御ラインが“オフ状態”の電圧を受信する時には、デバ
イス３０は例えば、中間的な減衰量の大きさに設定され
るであろう。

半導体素子３２．３４及び３６によって供給される抵抗
の実際的な大きさまたは値は、半導体のドーピング密度
の制御、動作チャネル深さ及び適切なデバイス寸法によ
って、設計可能である。各々の与えられたディジタル状
態に対応する抵抗値が選ばれるため、特別の大きさの減
衰量及び最適整合条件が、達成される。より具体的に言
えば、表１は、互いに等しくかつＲ２の値に等しい並列
抵抗素子３２及び３６に対する最適抵抗値、及び、Ｒ２
に等しい抵抗を有する抵抗素子３４に対する最適抵抗値
の両方を示している。減衰量の個々の大きさは、５０Ω
のシステムに整合するように示されている。

表１ 第４図は、ディジタル的に制御されるＲＦ減衰器デバイ
ス１３０の別の実施例の上面図を示す。デバイス１３０
の動作の基本原理は第２図及び第３図のデバイス３０の
動作に関して、既に説明されたものと同等である。デバ
イス１３０はまた、第１図の回路１０と等価なπ型回路
網を提供する。デバイス＋３０は、制御ライン及びゲー
ト電極にだいし、デバイス３０とは異なる配置を持って
いる。その他の点ては、デバイス１３０の構造は、デバ
イス３０に関し既に説明されたものと全く同等である。

より具体的に言えば、デバイス１３０はゲート電極１２
５．１２６　、＋２７．１２８．１２９．１３１．１３
３及び１３５と集積化形成されており、かつそれらを駆
動するケート電極制御ライン１３２．１３４．１３６及
び１３８を含み、半導体素子３２及び３６で代表される
並列抵抗値を変化させる。制御ライン１４０．１４２．
１４４及び１４６はそれぞれ、ゲート電極１４１．１４
３．１４５及び１４７を制御し、半導体素子３４の等価
直列抵抗値を変化させる。デバイス１３０のゲート電極
はたんに、その下地半導体材料に対し整流性接触を形成
する。これらの制御ラインによって供給される制御電圧
は、個々にこれに関連するゲート領域を“オン状態”ま
たは“オフ状態”にすることができる。制御ライン１４
０．１４２．１４４及び１４６は、直列抵抗値を３２個
の異なる抵抗値に設定可能とする。同様に、４個の制御
ライン１３２．１３４．１３６及び１３８はそこに接続
されたゲート電極を駆動し、並列抵抗性素子３２及び３
６の各々を３２個の異なった抵抗値に設定する。もっと
数多（の制御ラインを、デバイス１３０に追加すること
は容易である。デバイス１３０は、デバイス３０よりも
更に複雑なディジタル符号を必要とするか、しかしデバ
イス＋３０は、減衰器デバイス３０よりもかなり多面的
な多機能性を提供する。

相互変調歪みはデバイスの持つ非線形（直線）伝達特性
のために望まれない周波数成分を発生することから生ず
る。相互変調は非ゼロバイアスまたは制御電圧に応答し
て部分的にチャネルがピンチオフされる時に、より悪く
なる傾向がある。現在のデバイス３０及び１３０におい
ては、ゲート電極の下にあるチャネルの部分は、負制御
電圧であるＶｐに応答して完全にピンチオフであるか、
または、０レベル制御電圧に応答して導電性であるかの
、いずれかである。そこで、デバイス３０及び１３０は
最小量の相互変調歪みを供給する傾向にあり、それによ
って、スプリアスレスポンス（ｓｐｕｒｉｏｕｓ　ｒｅ
ｓｐｏｎｓｅ）を減少化する。さらにデバイス３０及び
１３０の構造は、その寄生キャパシタンスを低減化する
ように配置されている。

以上に説明されたものは、様々な所定の減衰量を供給す
るために、種々のディジタル信号に応答する減衰器デバ
イス３０及び１３０についてである。

デバイス３０及び１３０はディジタル的に動作するので
、雑音、エージング、及び、工程によってもたらされる
デバイスパラメータにおける変化に対して、望ましくな
いほど過度に敏感であるような、アナログ減衰器に関係
する問題点の影響を受けない。さらに減衰器３０及び１
３０は、ＭＭＩＣ構造に供給可能であり、従来の技術の
解決にしばしば関連する複雑な振幅補償回路（ｃｏｍｐ
ｌｅｘ　ｍａｇｎｉｔｕｃｌｅ　ｃｏｍｐｅｎｓａｔｉ
ｏｎ　ｃｉｒｃｕｉｔｓ）を必要としない。これは、寸
法及び消費電力の点で著しい節約を意味する。さらにデ
バイス３０及び１３０の部品点数の減少は、信頼性を増
加する。

さらにまた、デバイス３０及び１３０のゲート電極の下
にあるチャネル部分は、０電圧レベノＣにおいて、完全
にピンチオフまたは導電性のいずれがであるため、デバ
イス３ｏ及び１３０は部分的にピンチオフモードで非ゼ
ロ制御電圧によって駆動されるＦＥＴを利用する他のタ
イプの減衰器回路よりも小さな相互変調歪みを与える。

更にまた、デバイス３０及び１３０の構造は最小の寄生
キャパシタンスを持つように配置されているので、それ
によって、ＧａＡｓＭＭＩＣ回路がよく適合する高速動
作を容易にする。

本発明は好ましい実施例を参照して、具体的に図示され
、説明されているが、５業技術者は、形状及び詳細部分
における変更がその中で、本発明の範囲よりはずれるこ
となく起こりうろことを理解するであろう。

【図面の簡単な説明】

第１図はπ型減衰器回路網の概略図である。 第２図は電界効果デバイスを用いた減衰器の１つの実施
例の上面図である。 第３図は第１図の電界効果デバイスを用いた減衰器の断
面図である。また 第４図は別の電界効果デバイスを用いた減衰器の上面図
である。 ｌＯ・・・・・・π型減衰器回路網 １２、１８・・・・・・端子 １３、２４・・・・・・ノード １４・・・・・・基準電位導体（接地導体）１６、２２
・・・・・・並列可変抵抗素子２０・・・・・・直列可
変抵抗素子 ３０、１３０・・・・・・電界効果デバイスを用いた可
変減衰器（デバイス、ＲＦ減衰器デバイス） ３２、３４．３６・・・・・・半導体抵抗素子３８、４
２・・・・・・オーミックコンタクト４０・・・・・・
入力パッド（端子） ４４・・・・・・出力パッド（端子） ４６．４８・・・・・・オーミック電極５０、５２．５
４．５６・・・・・・ゲート制御ライン５７・・・・・
・（ショットキー）ゲート電極（コンタクト）６０、６
２．６４．６６、６８・・・・・・クロスハツチ領域７
０・・・・・・断面切断線 ７１・・・・・・境界面 ７２・・・・・・Ｎチャネル半導体層 ７４、７６・・・・・・Ｎ＋ソース、ドレイン領域７８
・・・・・・空乏領域の深さ ８０・・・・・・上面 ８２・・・・・・空乏領域の広がった部分を表わす線８
３・・・・・・半導体基板材料 ８４・・・・・・Ｎ層７２の厚さ ９０、９２．９８．１００．１０６．１０８・・・・・
・導電性素子９４、９６．１０２．１０４．１１０．１
１２・・・・・・並列ゲート電極１１４．１１５・・・
・・・直列ゲート電極１２０・・・・・・参照番号 １２５、１２６．１２７．１２８．１２９．１３１．１
３３．１３５．１４１．１４３．１４５゜１４７・・・
・・・ゲート電極 １３２、１３４．１３６．１３８・・・・・・ゲート電
極制御ライン１４０、１４２．１４４．１４６・・・・
・・制御ライン特許出願人　モトローラ・インコーポレ
ーテツド代理人　　弁理士　玉　蟲　久　五　部↑ Ｆ”ＩＯ，１ ＼ Ｆ’ＩＯ−２

Claims (2)

【特許請求の範囲】
1. １．デイジタル制御信号に応答し、異なる所定量の減衰
   量を与えるのに適合した電界効果デバイスを用いたデイ
   ジタル制御可変減衰器であって、１つの入力電極と、 １つの出力電極と、 前記入力電極と前記出力電極の間に接続された制御可能
   な導電率を有し、第１端子及び第２端子を有する第１の
   半導体領域と、 前記第１の半導体領域の導電率を制御するように配置さ
   れた第１の複数のゲート電極と、前記入力電極と出力電
   極との間に供給される減衰量を変化し、異なる所定の減
   衰量を供給するデイジタル制御信号を選択的に印加する
   、前記第１の複数のゲート電極に選択的に接続されたゲ
   ート制御ラインとを含む電界効果デバイスを用いたデイ
   ジタル制御可変減衰器。
2. ２．入力電極手段と、 出力電極手段と、 基準電位導体手段と、 前記入力電極と前記基準電位導体手段との間に結合され
   た第１の能動半導体領域と、 前記入力電極と前記出力電極との間に結合された第２の
   能動半導体領域と、 前記出力電極と前記基準電位導体手段との間に結合され
   た第３の能動半導体領域と、 前記第１の能動半導体領域において動作するように配列
   された異なるゲート幅を有する第１の複数のゲート電極
   と、 前記第２の能動半導体領域において動作するように配列
   された異なるゲート幅を有する第２の複数のゲート電極
   と、 前記第３の能動半導体領域において動作するように配列
   された異なるゲート幅を有する第３の複数のゲート電極
   と、及び デイジタル制御信号を印加するため前記ゲート電極の内
   の選択された１つの電極に接続され、すべての前記ゲー
   ト電極が、前記入力電極手段と出力電極手段との間の減
   衰量を制御する前記制御信号に応答するように適合され
   た、複数のゲート制御ラインとを含むモノリシツク集積
   回路の形式で提供されるのに適合した、電界効果デバイ
   スを用いたデイジタル制御可変減衰器。