JPH04167665A - 画像入力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、広い領域から入力した画儂データを限られ
た表示領域に縮小して表示する画像入力装置に関するも
のである。

〔従来の技術〕

第３図は従来の画像入力装置を示すブロック図である。

図において、１は入力される画像データの走査アドレス
が所定の加算アドレスの倍数になる度にタイミング信号
を発生する走査アドレス処理部である。２はこの走査ア
ドレス処理部１からのタイミング信号に従って、入力さ
れる画像データの中から表示データを抽出する抽出器で
あり、３は同じく走査アドレス処理部１からのタイミン
グ信号に従って、この抽出器２で抽出された表示データ
を記憶するフレームメモリである。

また、４は外部から与えられる所定の加算アドレスを記
憶するラッチバッファであり、５は制御信号を受ける度
に、このラッチバッファ４の記憶している加算アドレス
を自身の出力に順次加算して比較アドレスを生成する加
算器である。６は入力される画像データの走査アドレス
とこの加算器５の加算結果とを比較し、一致を検出する
と加算器５に制御信号を与えるとともに、前記抽出器２
およびフレームメモリ３へのタイミング信号を発生する
比較器である。

前記走査アドレス処理部１はこれらラッチバッファ４、
加算器５および比較器６にて構成されている。

次に動作について説明する。走査アドレス処理部１では
、図示していない外部の処理装置（以下、ＣＰＵという
）などから設定される所定の加算アドレスがラッチバッ
ファ４に記憶され、その出力は加算器５の一方の入力端
子に接続されている。

また、加算器５はその出力を自身の他方の入力端子およ
び比較器６に送出している。この比較器６には入力され
る画像データの主走査および副走査を含めた走査アドレ
スが入力されている。比較器６はこの走査アドレスと加
算器５で算出された比較アドレスとを比較して、両者が
一致した場合に加算器５に制御信号を送出するとともに
、走査アドレス処理部１外の抽出器２とフレームメモリ
３とにタイミング信号を送る。

この時、抽出器２はこの走査アドレス処理部１の比較器
６からのタイミング信号に従って、図示していない電荷
結合デバイス（以下、ＣＣＤという）を用いたりニアイ
メージセンサで読み取られ、ディジタル化されて送られ
てくる画像データから表示データを抽出し、それをフレ
ームメモリ３に送る。フレームメモリ３ではこの抽出器
２で抽出された表示データを、前記比較器６からのタイ
ミング信号に従って記憶する。

一方、走査アドレス処理部１では、加算器５が比較器６
からの制御信号に応動して、現在出力している比較アド
レスにラッチバッファ４が記憶している加算アドレスを
加算し、それを新たな比較アドレスとして比較器６に送
る。以下、前述の処理を繰り返すことで、入力される画
像データを設定された加算アドレスで示す間隔で間引い
てフレームメモリ３に格納し、それを図示していない表
示手段に出力することによって縮小された画像データの
表示を可能としている。

〔発明が解決しようとする課題〕

従来の画像入力装置は以上のよ５１１１成されているの
で、低い周波数成分の画像であっても間引きの間隔次第
で標本化の周波数成分まで画像の周波数成分を高めてし
まう場合があり、画質が著しく劣化してしまうという課
題があった。

この発明は上記のような課題を解消するためになされた
もので、原画像の画質を劣化させずに入力画像データの
縮少表示が可能な画像入力装置を得ることを目的とする
。

〔課題を解決するための手段〕

この発明に係る画像入力装置は、走査アドレス処理部を
主走査アドレス処理部と副走査アドレス処理部とに分割
し、その副走査アドレス処理部よりタイミング信号を受
け取る度に蓄積している画像データを出力するリニアイ
メージセンサと、主走査アドレス処理部からのタイミン
グ信号を受け取るまでの間、画素クロックに同期したリ
ニアイメージセンサ出力の加算、および画素クロックの
計数を行い、当該加算結果と計数値に基づいて表示デー
タを生成するディジタルフィルタを設けたものである。

〔作　用〕

この発明におけるリニアイメージセンサは、副走査アド
レス処理部からタイミング信号を受け取る毎に蓄積して
いる画像データを出力して副走査方向の低域周波数補償
を行い、ディジタルフィルタは、主走査アドレス処理部
からのタイミング信号を受け取るまでの間、画像データ
の画素クロックを計数するとともに前記リニアイメージ
センサの出力を画素クロックに同期して加算し、当該加
算結果と画素クロックの計数値に基づいて表示データを
生成して主走査方向の低域周波数補償を行うことにより
、原画像の画質を劣化させることなく縮小表示を行うこ
とができる画像入力装置を実現する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、３は従来のそれと同等のフレームメモリで
ある。７は入力される画像データの主走査アドレスが所
定の主走査加算アドレスの倍数になる度にタイミング信
号を発生する主走査アドレス処理部であり、８は入力さ
れる画像データの副走査アドレスが所定の副走査加算ア
ドレスの倍数になる度にタイミング信号を発生する副走
査アドレス処理部である。これら主走査アドレス処理部
７と副走査アドレス処理部８は、従来の走査アドレス処
理部１と同様にラッチバッファ４、加算器５、および比
較器６にて構成されている。

９はその副走査アドレス処理部８からのタイミング信号
を受け取ると、その都度蓄積している画像データの出力
を行うＣＣＤによるリニアイメージセンサである。１０
は主走査アドレス処理部７から次のタイミング信号を受
け取るまでの期間、画像データの画素クロックを計数す
るとともに、その画素クロックに同期してリニアイメー
ジセンサ９の出力の加算を行い、その加算結果と計数値
に基づいて表示データを生成してフレームメモリ３に出
力するディジタルフィルタである。

また、第２図はこのディジタルフィルタ１０の構成を示
すブロック図である。図において、１１は画素クロック
に同期してリニアイメージセンサ９の出力を逐次加算し
てゆき、主走査アドレス処理部７からタイミング信号を
受けるとその内容がクリアされる加算器である。１２は
前記画素クロックを計数し、同様にして主走査アドレス
処理部７かもタイミング信号を受けるとリセットされる
カウンタである。１３はこれら加算器１１の加算結果と
カウンタ１２の計数値とをアドレスとして、前記加算結
果を計数値で除算した値を読み出し、それを表示データ
としてフレームメモリ３に出力する読出専用メモリテー
ブル（以下、ＲＯＭテーブルという）である。

次に動作について説明する。主走査アドレス処理部７で
は、図示していたいＣＰＵ等から設定される所定の主走
査加算アドレスがそのラッチバッファ４に記憶され、そ
の出力は加算器５の一方の入力端子に接続されている。

また、加算器５はその出力を自身の他方の入力端子およ
び比較器６に送出している。比較器６は入力される画像
データの主走査アドレスと加算器５の出力する比較アド
レスとを比較して、両者が一致した場合に制御信号を加
算器２２へ送出して次の加算を実行させると同時に、デ
ィジタルフィルタ１０およびフレームメモリ３にタイミ
ング信号を送る。

一方、副走査アドレス処理部８では、ＣＰＵ等から設定
される所定の副走査加算アドレスがそのラッチバッファ
４に記憶され、主走査アドレス処理部７の場合と同様に
動作して、自身の加算器５への制御信号とリニアイメー
ジセンサ９へのタイミング信号を発生する。リニアイメ
ージセンサ９は副走査アドレス処理部８の比較器６から
タイミング信号を入力した時に蓄積した画像データの電
荷信号を内部のシフトレジスタへ転送する。この電荷信
号は途中でアナログ−ディジタル変換されてディジタル
フィルタ１０へ伝送される。

ディジタルフィルタ１０ではこのリニアイメージセンサ
９の出力は加算器１１に入力される。加算器１１は主走
査アドレス処理部７の比較器６からアドレスデータの一
致毎に出力されるタイミング信号によってクリアされる
が、その間、すなわち１個の画像データをフレームメモ
リ３に書込んでから次の画像データを書込むまでの間に
、画素クロックに同期してリニアイメージセンサ９が出
力する全データを加算し、加算結果をＲＯＭテーブル１
３へ送る。またカウンタ１２は加算器１１と同じ間隔で
画素クロックを計数し、計数値をＲＯＭテーブル１３へ
送る。ＲＯＭテーブル１３では加算器１１からの加算結
果とカウンタ１２の計数値とをアドレスとして入力し、
当該加算器１１の加算結果をカウンタ１２の計数値で除
算した値に変換し、それを表示データとしてフレームメ
モリ３に出力する。

〔発明の効果〕

以上のように、この発明によれば副走査方向の低域周波
数補償をリニアイメージセンサ上で実現し主走査方向の
低域周波数補償をディジタルフィルタによって実現する
よ５に構成したので、低域周波数補償が二次元で行われ
て、原画儂の画質を劣化させることなく任意の縮少画像
を表示することが可能であり、さらに、回路構成も簡単
で安価な画像入力装置が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による画像入力装置を示す
ブロック図、第２図はそのディジタルフィルタの構成を
示すブロック図、第３図は従来の画像入力装置を示すブ
ロック図である。 ３はフレームメモリ、７は主走査アドレス処理部、８は
副走査アドレス処理部、９はリニアイメージセンサ、１
０はディジタルフィルタ。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人　　　三菱電機株式会社

Claims (1)

【特許請求の範囲】
1. 入力される画像データの主走査アドレスが所定の主走査
   加算アドレスの倍数になる度にタイミング信号を発生す
   る主走査アドレス処理部と、入力される前記画像データ
   の副走査アドレスが所定の副走査加算アドレスの倍数に
   なる度にタイミング信号を発生する副走査アドレス処理
   部と、前記副走査アドレス処理部よりタイミング信号を
   受け取る度に蓄積している前記画像データを出力するリ
   ニアイメージセンサと、前記主走査アドレス処理部から
   のタイミング信号を受け取るまでの間、前記画像データ
   の画素クロックを計数するとともに前記リニアイメージ
   センサの出力を前記画素クロックに同期して加算し、当
   該加算結果と前記画素クロックの計数値に基づいて表示
   データを生成するディジタルフィルタと、前記ディジタ
   ルフィルタから出力される表示データを記憶するフレー
   ムメモリとを備えた画像入力装置。