JPH04167819A - Ｄ／ａ変換回路 - Google Patents
Ｄ／ａ変換回路Info
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- JPH04167819A JPH04167819A JP29483490A JP29483490A JPH04167819A JP H04167819 A JPH04167819 A JP H04167819A JP 29483490 A JP29483490 A JP 29483490A JP 29483490 A JP29483490 A JP 29483490A JP H04167819 A JPH04167819 A JP H04167819A
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- Japan
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- pulse
- circuit
- pulses
- clock signal
- analog
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- 230000003111 delayed effect Effects 0.000 claims abstract description 21
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 230000000630 rising effect Effects 0.000 description 5
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 description 3
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＤ／Ａ変換回路に関する。
［従来の技術］
Ｐ ＷＭ （Ｐｕｌｓｅ Ｗｉｄｔｌ＋ Ｍｏｄｕｌａ
ｔｉｏｎ）パルス、ＰＤ Ｍ （Ｐｕｌｓｅ Ｄｅｎｓ
ｉｔｙ Ｍｏｄｕｌａｔｉｏｎ）パルス等からその低周
波成分を取り出すことにより、Ｄ／Ａ変換を行う方式が
従来より知られている。従来この種のＤ／Ａ変換方式で
は、ＰＷＭパルス、ＰＤＭパルス等を直接ローパスフィ
ルタに通してＤ／Ａ変換を行っていた。
ｔｉｏｎ）パルス、ＰＤ Ｍ （Ｐｕｌｓｅ Ｄｅｎｓ
ｉｔｙ Ｍｏｄｕｌａｔｉｏｎ）パルス等からその低周
波成分を取り出すことにより、Ｄ／Ａ変換を行う方式が
従来より知られている。従来この種のＤ／Ａ変換方式で
は、ＰＷＭパルス、ＰＤＭパルス等を直接ローパスフィ
ルタに通してＤ／Ａ変換を行っていた。
［解決しようとする課題］
この種のＤ／Ａ変換方式では、パルスエツジの時間誤差
がそのまま出力信号（アナログ信号）の誤差に反映する
ため、基準となるクロック信号の時間軸方向の精度が重
要である。しかしながら、一般的に基準クロック信号に
は多かれ少なかれジッタが生じており、したがって上記
従来の回路方式では精度のよいアナログ信号を得ること
が困難であった。
がそのまま出力信号（アナログ信号）の誤差に反映する
ため、基準となるクロック信号の時間軸方向の精度が重
要である。しかしながら、一般的に基準クロック信号に
は多かれ少なかれジッタが生じており、したがって上記
従来の回路方式では精度のよいアナログ信号を得ること
が困難であった。
本発明の目的は、基準クロック信号の時間軸方向の粘度
が悪い場合でも、粘度のよいアナログ信号を出力可能な
り／Ａ変換回路を提供することである。
が悪い場合でも、粘度のよいアナログ信号を出力可能な
り／Ａ変換回路を提供することである。
［課題を解決するための手段］
本発明におけるＤ／Ａ変換回路は、基準クロック１；号
に同期した基準パルスを発生するパルス発生回路と、上
記基準クロック信号に同期して上記基準パルスを順次遅
延させ、上記基準パルスに対して遅延時間の異なった複
数の遅延パルスを出力する遅延回路と、上記複数の遅延
パルスをアナログ的に加算する加算回路と、上記加算回
路の入力側および／または出力側に設けられたローパス
フィルタとからなる。アナログ的に加算するパルスの組
み合わせは、遅延パルスのみから構成される場合と、基
準パルスおよび遅延パルスから構成される場合とがある
。
に同期した基準パルスを発生するパルス発生回路と、上
記基準クロック信号に同期して上記基準パルスを順次遅
延させ、上記基準パルスに対して遅延時間の異なった複
数の遅延パルスを出力する遅延回路と、上記複数の遅延
パルスをアナログ的に加算する加算回路と、上記加算回
路の入力側および／または出力側に設けられたローパス
フィルタとからなる。アナログ的に加算するパルスの組
み合わせは、遅延パルスのみから構成される場合と、基
準パルスおよび遅延パルスから構成される場合とがある
。
［実施例］
以ド、添付図面を参照して本発明における実施例の説明
をする。
をする。
第１図は、実施例の回路構成を示したブロック図である
。
。
クロック信号発生回路ＣＬＧは、基準２０９２１５号“
Ｃ” （１周期は数１０〜１００ナノ秒程度）を発生す
るものである。この基準クロック信号“Ｃ”は、後述の
パルス発生回路ＰＬＧおよびＤ型フリップフロップＤＦ
Ｆ２〜ＤＦＦ８に供給される。
Ｃ” （１周期は数１０〜１００ナノ秒程度）を発生す
るものである。この基準クロック信号“Ｃ”は、後述の
パルス発生回路ＰＬＧおよびＤ型フリップフロップＤＦ
Ｆ２〜ＤＦＦ８に供給される。
パルス発生回路ＰＬＧは、後述のデータ送出回路ＤＳＤ
からのデジタルデータ“ａ”に基き、基準クロック信号
“Ｃ″の立上がりに同期したＰＷＭパルス（基準ＰＷＭ
パルス）“ｄ１″発生するものである。
からのデジタルデータ“ａ”に基き、基準クロック信号
“Ｃ″の立上がりに同期したＰＷＭパルス（基準ＰＷＭ
パルス）“ｄ１″発生するものである。
遅延回路ＤＬＹは、７個のＤ型フリップフロップＤＦＦ
２〜Ｄ Ｆ Ｆ ’８で構成され、基準ＰＷＭパルス“
ｄ１″を順次遅延することにより得られる遅延ＰＷＭパ
ルス“ｄ２”〜“ｄ８″を作成するものである。Ｄ型フ
リップフロップＤＦＦ２〜ＤＦＦ８の各クロック端子に
は基準クロック信号“Ｃ”が入力され、基準クロック信
号“Ｃ”の立上がりに同期して各遅延ＰＷＭパルス“ｄ
２“〜“ｄ８“が出力される。
２〜Ｄ Ｆ Ｆ ’８で構成され、基準ＰＷＭパルス“
ｄ１″を順次遅延することにより得られる遅延ＰＷＭパ
ルス“ｄ２”〜“ｄ８″を作成するものである。Ｄ型フ
リップフロップＤＦＦ２〜ＤＦＦ８の各クロック端子に
は基準クロック信号“Ｃ”が入力され、基準クロック信
号“Ｃ”の立上がりに同期して各遅延ＰＷＭパルス“ｄ
２“〜“ｄ８“が出力される。
ローパスフィルタＬＰＦＩ〜ＬＰＦ８は、２１ＰＷＭパ
ルス“ｄｌ”および遅延ＰＷＭパルス“ｄ２“〜“ｄ８
“の低周波成分を通過させるものである。
ルス“ｄｌ”および遅延ＰＷＭパルス“ｄ２“〜“ｄ８
“の低周波成分を通過させるものである。
アナログ加算回路ＡＤＤは、ローパスフィルタしＰＦ１
〜ＬＰＦ８の出力をアナログ的に加算するものである。
〜ＬＰＦ８の出力をアナログ的に加算するものである。
ローパスフィルタＬＰＦＯは、アナログ加算回路ＡＤＤ
からの加算出力の低周波成分を通過させ、最終的なアナ
ログ信号“ｆ”を出力するものである。
からの加算出力の低周波成分を通過させ、最終的なアナ
ログ信号“ｆ”を出力するものである。
データ送出回路ＤＳＤは、パルス発生回路ＰＬＧに対し
てデジタルデータ“ａ”を送出するものである。
てデジタルデータ“ａ”を送出するものである。
つぎに、第２図に示したタイムチャートを参照して、第
１図に示した実施例の動作について説明する。
１図に示した実施例の動作について説明する。
データ送出回路ＤＳＤからパルス発生回路ＰＬＧに、Ｐ
ＷＭパルスを発生させるためのデジタルデータ“ａ“が
送出される。このデジタルデータ“ａ″には、基準ＰＷ
Ｍパルス“ｄｌ”のパルス幅（基準クロック信号“Ｃ″
の１〜８クロック分に相当）を選定するためのデータが
含まれている。
ＷＭパルスを発生させるためのデジタルデータ“ａ“が
送出される。このデジタルデータ“ａ″には、基準ＰＷ
Ｍパルス“ｄｌ”のパルス幅（基準クロック信号“Ｃ″
の１〜８クロック分に相当）を選定するためのデータが
含まれている。
パルス発生回路ＰＬＯには、クロック信号発生回路ＣＬ
Ｇから基準クロック信号“Ｃ″が供給され、この基準ク
ロック信号“Ｃ″の立上がりに同期して基準ＰＷＭパル
ス“ｄｌ”が出力される。基準ＰＷＭパルス“ｄ１″は
、Ｄ型フリツブフロツ゛プＤＦＦ２〜ＤＦＦ８により順
次遅延され、Ｄ型フリップフロップＤＦＦ２〜ＤＦＦ８
からは遅延ＰＷＭパルス“ｄ２″〜“ｄ８”が出力され
る。この遅延ＰＷＭパルス“ｄ２”〜“ｄ８”は、基準
ＰＷＭパルス“ｄｌ”をそれぞれ１〜７クロツク遅延さ
せたものである。基準ＰＷＭパルス“ｄｌ”および各遅
延ＰＷＭパルス“ｄ２”〜“ｄ８″は、ローパスフィル
タＬＰＦＩ〜ＬＰＦ８により高周波成分が除去される。
Ｇから基準クロック信号“Ｃ″が供給され、この基準ク
ロック信号“Ｃ″の立上がりに同期して基準ＰＷＭパル
ス“ｄｌ”が出力される。基準ＰＷＭパルス“ｄ１″は
、Ｄ型フリツブフロツ゛プＤＦＦ２〜ＤＦＦ８により順
次遅延され、Ｄ型フリップフロップＤＦＦ２〜ＤＦＦ８
からは遅延ＰＷＭパルス“ｄ２″〜“ｄ８”が出力され
る。この遅延ＰＷＭパルス“ｄ２”〜“ｄ８”は、基準
ＰＷＭパルス“ｄｌ”をそれぞれ１〜７クロツク遅延さ
せたものである。基準ＰＷＭパルス“ｄｌ”および各遅
延ＰＷＭパルス“ｄ２”〜“ｄ８″は、ローパスフィル
タＬＰＦＩ〜ＬＰＦ８により高周波成分が除去される。
ローパスフィルタＬＰＦＩ〜ＬＰＦ８の各出力は、アナ
ログ加算回路ＡＤＤによりアナログ的に加算される。ア
ナログ加算回路ＡＤＤからの加算出力は、ローパスフィ
ルタＬＰＦＯにより高周波成分が除去され、ローパスフ
ィルタＬＰＦＯからは最終的なアナログ信号“ｆ”が出
力される。
ログ加算回路ＡＤＤによりアナログ的に加算される。ア
ナログ加算回路ＡＤＤからの加算出力は、ローパスフィ
ルタＬＰＦＯにより高周波成分が除去され、ローパスフ
ィルタＬＰＦＯからは最終的なアナログ信号“ｆ”が出
力される。
ところで、第２図を見ると、はとんどのＰＷＭパルス（
基ＩＰＷＭパルス“ｄ１″および遅延ＰＷＭパルス“ｄ
２“〜“ｄ８”）の立ち上がりおよび立ち下がりが、他
のＰＷＭパルスの立ち下がりおよび立ち上がりに一致し
ていることがわかる。
基ＩＰＷＭパルス“ｄ１″および遅延ＰＷＭパルス“ｄ
２“〜“ｄ８”）の立ち上がりおよび立ち下がりが、他
のＰＷＭパルスの立ち下がりおよび立ち上がりに一致し
ていることがわかる。
これらの立ち上がりおよび立ち下がりは、すべてｊ！準
シクロツク信号Ｃ”の立上がりに同期している。したが
って、基準クロック信号にジッタが生じていても、これ
らの立ち上がりおよび立ち下がりは、つねに時間軸方向
において一致することになる。そして、これらのＰＷＭ
パルス“ｄｌ”〜“ｄ８”は、ローパスフィルタＬＰＦ
１〜ＬＰＦ８を通った後、アナログ加算回路ＡＤＤて
加算されるわけである。したがって、はとんどのＰＷＭ
パルス“ｄｌ”〜“ｄ８“の時間軸方向における誤差は
、各ＰＷＭパルス“ｄ１″〜“ｄ８″同志で！ｊいに打
ち消し合うことになる。第２図に示した範囲内では、丸
で囲んだ部分のみが打ち消されずに残るだけである。こ
のように、ジッタによって生じる誤差が確率的に大幅に
低減され、最終的に得られるアナログ信号“ｆ”は極め
て精度の高いものとなる。
シクロツク信号Ｃ”の立上がりに同期している。したが
って、基準クロック信号にジッタが生じていても、これ
らの立ち上がりおよび立ち下がりは、つねに時間軸方向
において一致することになる。そして、これらのＰＷＭ
パルス“ｄｌ”〜“ｄ８”は、ローパスフィルタＬＰＦ
１〜ＬＰＦ８を通った後、アナログ加算回路ＡＤＤて
加算されるわけである。したがって、はとんどのＰＷＭ
パルス“ｄｌ”〜“ｄ８“の時間軸方向における誤差は
、各ＰＷＭパルス“ｄ１″〜“ｄ８″同志で！ｊいに打
ち消し合うことになる。第２図に示した範囲内では、丸
で囲んだ部分のみが打ち消されずに残るだけである。こ
のように、ジッタによって生じる誤差が確率的に大幅に
低減され、最終的に得られるアナログ信号“ｆ”は極め
て精度の高いものとなる。
上記実施例では、ローパスフィルタをアナログ加算回路
ＡＤＤの入力端および出力側の双方に設けたが、いずれ
か一方を省略してもよい。
ＡＤＤの入力端および出力側の双方に設けたが、いずれ
か一方を省略してもよい。
上記実施例では、基準ＰＷＭパルス“ｄｌ”および遅延
ＰＷＭパルス″ｄ２”〜″ｄ８”両者をアナログ的に加
算したが、遅延ＰＷＭパルス“ｄ２”〜“ｄ８”のみを
アナログ的に加算してもよい。
ＰＷＭパルス″ｄ２”〜″ｄ８”両者をアナログ的に加
算したが、遅延ＰＷＭパルス“ｄ２”〜“ｄ８”のみを
アナログ的に加算してもよい。
上記実施例では、基準パルスとしてＰＷＭパルスを用い
たが、これ以外にもＰＤＭパルス等クコクロック信号間
軸方向の誤差がそのままアナログ信号の誤差に反映する
ものであれば、本発明の適用が可能である。
たが、これ以外にもＰＤＭパルス等クコクロック信号間
軸方向の誤差がそのままアナログ信号の誤差に反映する
ものであれば、本発明の適用が可能である。
なお、本発明におけるＤ／Ａ変換回路は、いわゆるオー
バーサンプリング方式Ｄ／Ａコンバータの最終出力部に
用いることができる。
バーサンプリング方式Ｄ／Ａコンバータの最終出力部に
用いることができる。
［効果コ
本発明におけるＤ／Ａ変換回路では、基準クロック信号
のジッタの影響を確率的に大幅に低減することができる
。したがって、基準クロック信号の時間軸方向の精度が
悪い場合でも、精度よくＤ／Ａ変換を行うことができる
。
のジッタの影響を確率的に大幅に低減することができる
。したがって、基準クロック信号の時間軸方向の精度が
悪い場合でも、精度よくＤ／Ａ変換を行うことができる
。
第１図は実施例の回路構成を示したブロック図、第２図
は第１図の動作を説明したしたタイムチャートである。 ＰＬＧ・・・・・・パルス発生回路 ＤＬＹ・・・・・・遅延回路 ＡＤＤ・・・・・・アナログ加算回路 ＬＰＦＯ〜ＬＰＦ８ ・・・・・・ローパスフィルタ 以上 出願人 日本プレシジョン・ サーキッツ株式会社 代理人 弁理士 栓用利子
は第１図の動作を説明したしたタイムチャートである。 ＰＬＧ・・・・・・パルス発生回路 ＤＬＹ・・・・・・遅延回路 ＡＤＤ・・・・・・アナログ加算回路 ＬＰＦＯ〜ＬＰＦ８ ・・・・・・ローパスフィルタ 以上 出願人 日本プレシジョン・ サーキッツ株式会社 代理人 弁理士 栓用利子
Claims (2)
- （１）基準クロック信号に同期した基準パルスを発生す
るパルス発生回路と、 上記基準クロック信号に同期して上記基準パルスを順次
遅延させ、上記基準パルスに対して遅延時間の異なった
複数の遅延パルスを出力する遅延回路と、 上記複数の遅延パルスをアナログ的に加算する加算回路
と、 上記加算回路の入力側および／または出力側に設けられ
たローパスフィルタと からなるＤ／Ａ変換回路。 - （２）基準クロック信号に同期した基準パルスを発生す
るパルス発生回路と、 上記基準クロック信号に同期して上記基準パルスを順次
遅延させ、上記基準パルスに対して遅延時間の異なった
複数の遅延パルスを出力する遅延回路と、 上記基準パルスおよび上記複数の遅延パルスをアナログ
的に加算する加算回路と、 上記加算回路の入力側および／または出力側に設けられ
たローパスフィルタと からなるＤ／Ａ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29483490A JP2969375B2 (ja) | 1990-10-31 | 1990-10-31 | Ｄ／ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29483490A JP2969375B2 (ja) | 1990-10-31 | 1990-10-31 | Ｄ／ａ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04167819A true JPH04167819A (ja) | 1992-06-15 |
| JP2969375B2 JP2969375B2 (ja) | 1999-11-02 |
Family
ID=17812860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29483490A Expired - Fee Related JP2969375B2 (ja) | 1990-10-31 | 1990-10-31 | Ｄ／ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2969375B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013098630A (ja) * | 2011-10-28 | 2013-05-20 | Renesas Electronics Corp | デルタシグマ変調器および半導体装置 |
-
1990
- 1990-10-31 JP JP29483490A patent/JP2969375B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013098630A (ja) * | 2011-10-28 | 2013-05-20 | Renesas Electronics Corp | デルタシグマ変調器および半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2969375B2 (ja) | 1999-11-02 |
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