JPH04170130A - データ長さ検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般にデータ長さ検出装置に関し、特に、
開始フラグと終了フラグによって規定されたフレームデ
ータのデータ長さを検出するデータ長さ検出装置に関す
る。

［背景の技術］ ハイレベルデータリンク制御手順（以下ｒＨＤＬＣＪと
いう）は、データ伝送におけるプロトコルとして、国際
標準化機構（ＩＳＯ）により規定されており、サービス
総合デジタル通信網（ＩｓＤＮ）やデジタルデータ交換
網（ＤＤＸ）などのような様々な通信分野で広く適用さ
れている。たとえばＨＤＬＣは、パケット通信における
リンクアクセスプロシージャ（ＬＡＰ、ＬＡＰＢ）や、
ｌ５ＤＮにおけるＤチャネルのためのＬＡＰＤなどにお
いても使用されている。以下に記載する本発明は、一般
にＨＤＬＣに従う通信システムにおいて広く使用できる
ものであることが指摘される。

第５図は、ＨＤＬＣのフレームフォーマット図である。

ＨＤＬＣでは、すべてのデータがフレームごとに伝送さ
れる。１つのフレームはフラグと呼ばれる特定のビット
パターンｒｏ１１１１１１０」により規定されている。

第５図を参照して、伝送されるデータは、開始フラグＦ
１と終了フラグＦ２との間に挾まれた状態で伝送される
。１つのフレームは、開始フラグＦ１（１バイト）と、
アドレスフィールドＡＦ　（１又は２バイト）と、制御
フィールドＣ’Ｆ　（１又は２バイト）と、情報フィー
ルドＩＦ（任意）と、フレームチエツクシーケンスフィ
ールドＦＣ８（２バイト）と、終了フラグＦ２（１バイ
ト）とを含む。情報フィールドデータのデータは、本来
的に伝送されるべきデータを構成しており、この情報フ
ィールドのデータ長さ、すなわちバイト長さは必要に応
じて変化され得る。

一般に、ＨＤＬＣに従ってデータが伝送されるとき、送
信装置において第５図に示したフレームフォーマットを
満たす送信データが生成される。

生成された送信データは、伝送路を介して伝送される。

受信装置は、伝送されてきたデータを受け、情報フィー
ルド内に含まれているデータを認識する。

第６図は、ＨＤＬＣ通信端末における受信部のブロック
図である。第６図を参照して、このＨＤＬＣ通信端末５
０は、伝送路５６を介してＨＤＬＣに従うシリアル通信
データを受けるシリアルデータ受信部５１と、伝送され
てきたデータをストアするためのメモリ部５２と、ダイ
レクトメモリアクセス制御（以下ｒＤＭＡｃＪという）
のためのｌ）ＭＡＣ部５３と、この受信部における処理
を制御するためのマイクロプロセッサ部５４とを含む。

シリアルデータ受信部５１．メモリ部５２゜ＤＭＡ０部
５３およびマイクロプロセッサ部５４の間にはシステム
バスラ５が接続されており、この通信端末５０における
データの伝送はこのシステムバス５５を介して行なわれ
る。

以下に第６図に示した通信端末の動作について説明する
。動作の一例として、受信データ内の情報フィールドに
おけるデータがメモリ部５２内に書込まれる場合につい
て説明する。シリアルデータ受信部５１がＨＤＬＣに従
うデータを受信したとき、シリアルデータ受信部５１に
おいてまず開始フラグが検出される。開始フラグの検出
に応答して、データの受信の開始を示す受信開始信号Ｒ
８が発生され、信号ＲＳはＤＭＡ０部５３に与えられる
。ＤＭＡ０部５３は、信号Ｒ３に応答して、システムバ
ス５５の使用を要求するためのバス要求信号ＢＲをマイ
クロプロセッサ部５４に与える。

マイクロプロセッサ部５４は、信号ＢＲに応答して、シ
ステムバス５５の使用を許可するバス許可信号ＢＡをＤ
ＭＡ０部５３に与える。したがって、ＤＭＡ０部５３に
よる制御に従ワて、シリアルデータ受信部５１において
受信されたデータに含まれる情報フィールド内のデータ
ＩＤがシステムバス５５を介してメモリ部５２に伝送さ
れる。情報フィールドデータＩＤはメモリ５２部内にス
トアされる。シリアルデータ受信部５１において終了フ
ラグが検出されたとき、データ受信の終了を示す受信終
了信号ＲＥが発生され、信号ＲＥはＤＭＡ０部５３に与
えられる。これと同時に、シリアルデータ受信部５１は
情報フィールド内のデータＩＤのバイト数を羽数してお
り、そのバイト数データＩＢをマイクロプロセッサ部５
４に与える。

マイクロプロセッサ部５４は、情報フィールドデータの
バイト数を認識し、メモリ部５２内にストアされている
情報フィールドデータＩＤを出す。

上記の説明かられかるように、受信された情報フィール
ドデータＩＤは、ＤＭＡ０部５３による制御に従って一
旦メモリ部５２内にストアされた後、マイクロプロセッ
サ５４からの要求に従って読出される。

上記の説明ではシリアルデータ受信部５１において情報
フィールドのみのデータ長さが検出されているが、場合
によってはアドレスフィールドや制御フィールドおよび
ＦＣＳフィールドを含むデ−タのバイト長さが必要とな
ることもある。そのような場合においても、シリアルデ
ータ受信部５１は、受信されたデータのバイト長さを検
出できるように回路が構成されている。

第６図に示したシリアルデータ受信部５１の例が第７図
に示される。第７図に示したシリアルデータ受信部５１
は、この発明の背景を示すものである。第７図を参照し
て、このシリアルデータ受信部５１は、送信機（図示せ
ず）により挿入されたビット「０」を除去するためのゼ
ロビット除去器２０と、開始フラグおよび終了フラグを
検出するためのフラグ検出器２１と、受信されたデータ
ＲＤ内のアドレスフィールドデータについて所定の処理
を行なうアドレスフィールド処理部２２と、受信データ
ＲＤに含まれる制御フィールドデータについて所定の処
理を行なう制御フィールド処理部２３と、受信データＲ
Ｄに含まれるＦＣＳフィールドデータについて所定の処
理を行なうＦＣＳフィールド処理部２４と、シリアルの
受信データＲＤをパラレルデータに変換するシリアル／
バラレル変換器２５とを含む。フラグ検出器２１は、受
信データＲＤ中の開始フラグＦ１を検出したとき、信号
ＦＤＩを発生する。これに加えて、フラグ検出器２１は
、受信データＲＤ中の終了フラグＦ２を検出したとき、
検出信号ＦＤ２を発生する。

シリアルデータ受信部５１は、さらに、シリアル／パラ
レル変換器２５から発生される計数タイミング信号ＣＴ
によって駆動される計数装置１と、カウントされるべき
データに基づいて決定されるオフセットデータを保持す
るレジスタ８と、計数装置１から発生されるカウントデ
ータＣＤＩとレジスト８内に保持されたオフセットデー
タＯＤとの加算／減算を行なう加減算器７と、加算／減
算されたデータＣＤ２を保持するためのレジスタ２とを
含む。ファーストインファーストアウト（以下ｒＦＩＦ
ＯＪという）メモリ３がシリアル／パラレル変換器２５
によって変換された８ビツトのパラレルデータＰＤを受
けるように接続される。

ＦＩＦＯメモリ３は、シリアル／パラレル変換器２５か
ら発生される計数タイミング信号ＣＴに応答して、与え
られたデータＰＤをストアし、かつ出力する。

前述のように、受信データＲＤに含まれる情報フィール
ドＩＦのデータは、任意のデータ長さを有する。これに
加えて、場合によっては、アドレスフィールドＡＦおよ
び１７！Ｉ御フイールドＣＦ内のデータのバイト長さが
変更されている。したがって、第７図に示したシリアル
データ受信部５１において、受信データＲＤに含まれる
データのバイト長さを検出する必要がある。たとえば、
受信データＲＤに含まれる情報フィールドＩＦのバイト
長さを検出するために、第７図に示したシリアルデータ
受信部５１は以下のように動作する。

ゼロピット除去器２０が受信データＲＤから不要なビッ
ト「０」を除去した後、その出力データがフラグ検出器
２１およびシリアル／パラレル変換器２５に与えられる
。ゼロピット除去器２０は、さらに、内部の動作タイミ
ング信号ＣＴＯを生成し、信号ＣＴＯはシリアルデータ
受信部５１内の他の回路部に供給される。シリアル／パ
ラレル変換器２５は、与えられたデータに応答して、計
数タイミング信号ＣＴを発生し、それを計数装置１に与
える。フラグ検出器２１は、与えられたデータに含まれ
る開始フラグＦ１を検出し、開始フラ　　　′グ検出信
号ＦＤＩを計数装置１に与える。計数装置１は、１ｄ号
ＦＤＩに応答して、計数タイミング信号ＣＴにより駆動
される。すなわち、計数装置１が受信データＲＤのバイ
ト長さを計数し始める。

加減算器７は、計数されたデータＣＤ１およびオフセッ
トデータＯＤを受ける。レジスタ８内に保持されたオフ
セットデータＯＤは、加減算器７から発生されるデータ
ＣＤ２が情報フィールドＩＦのみのバイト長さを示すよ
うに設定されている。

すなわち、情報フィールドＩＦを除く他のフィールドの
バイト長さが予め知られているので、これらのデータの
バイト長さを減算するためのオフセットデータＯＤが加
減算′ｒｒ７に与えられる。その結果、情報フィールド
ＩＦのみのバイト長さを示すデータＣＤ２が加減算器７
から出力され、そのデータＣＤ２がレジスタ２に与えら
れる。レジス夕２は、フラグ検出器２１から発生される
終了フラグ検出信号ＦＤ２に応答して、データＣＤ２を
保持する。レジスタ２内に保持されたデータＣＤ２は、
システムバス５５を介して第６図に示したデータＩＢと
してマイクロプロセッサ部５４に与えられる。その結果
、マイクロプロセッサ部５４において受信データＲＤ内
の情報フィールドＩＦのバイト長さが認識される。情報
フィールドＩＦのバイト長さは受信データＲＤのフレー
ムごとに変化されているかもしれないので、上記のバイ
ト長さ検出動作は各受信データＲＤのフレームごとに繰
り返される。

［発明が解決しようとする課題］ 第７図に示したシリアルデータ受信部５１には、加減算
器７が設けられており、計数装置１により計数されたデ
ータＣＤＩとレジスタ８内に保持されたオフセットデー
タＯＤとの減算を加減算器７が行なう必要があった。し
たがって、これらのデータＣＤＩおよびＯＤの減算を行
なうのに時間を要し、情報フィールドＩＦのバイト長さ
を短時間で知ることの妨げとなっていた。特に、前述の
ようにバイト長さ検出動作が受信データＲＤごとに繰り
返し行なわれるので、加減算器７により引き起こされる
遅延時間が増大することが指摘される。

これに加えて、第７図に示したシリアルデータ受信部５
１が大きな回路構成を有しており、かつ回路制御が複雑
であることも指摘される。

この発明は、上記の課題を解決するためになされたもの
で、データ長さ検出装置において、データ長さ検出動作
に要する時間を短縮することを目的する。

［課題を解決するための手段］ この発明に係るデータ長さ検出装置は、開始フラグと終
了フラグとによって規定された１つのフレームデータを
受け、開始フラグおよび終了フラグを検出するフラグ検
出手段を含む。フレームデータは、予め定められたデー
タ長さを有する第１のデータ部分と、任意のデータ長さ
を有する第２のデータ部分とを含む。このデータ長さ検
出装置は、さらに、第１のデータ部分の予め定められた
データ長さに基づいて決定される初期データを発生する
初期データ発生手段と、フラグ検出手段に応答して、第
２のデータ部分のデータ長さを計数する計数手段とを含
む。

［作用］ この発明におけるデータ長さ検出装置では、計数手段は
、計数動作に先立って、初期データ発生手段から発生さ
れた初期データを受ける。計数手段は、フラグ検出手段
による開始フラグの検出に応答して計数動作を開始し、
かつ終了フラグの検出に応答して計数動作を終了する。

計数動作が開始される前に、データ長さの正確な検出に
必要な初期データが計数手段において考慮されているの
で、計数手段の出力結果に対して何ら加算または減算を
行なう必要がない。したがって、データ長さを検出する
に要する時間が短縮され、かつデータ長さが容易に検出
される。

［発明の実施例］ この発明の一実施例を示すシリアルデータ受信部５１ａ
が第１図に示される。第１図を参照して、シリアルデー
タ受信部５１ａは、第７図に示した従来のものと比較す
ると、以下のように異なっている。計数装置１の入力に
予め定められた初期データＩＤを発生する初期データ発
生回路１０が接続される。計数装置１は、出力が計数デ
ータ保持用レジスタ２に直接接続されている。したがっ
て、第７図に示した加減算器７およびオフセットデータ
保持用レジスタ８が省かれていることが指摘される。

次に、動作について説明する。なお、以下の説明では、
受信データＲＤに含まれるアドレスフィールドＡＦおよ
び制御フィールドＣＦのバイト長さが１バイトであるも
のと仮定し、情報フィールドＩＦのみのバイト長さが検
出される場合について説明する。

情報フィールドＩＦのみのバイト長さを検出するため、
初期データ発生回路１０が初期データＩＤとしてデータ
「−５」を発生し、これを計数動作に先立って計数装置
１に与える。したがって、計数装置１は初期データ「−
５」に設定される。

フラグ検出器２１が受信データＲＤ内の開始フラグＦ１
を検出したとき、開始フラグ検出信号ＦＤ１を発生する
。計数装置１は、信号ＦＤＩに応答して、初期データ「
−５」から計数動作を開始する。すなわち、計数装置１
はシリアル／パラレル変換器２５から発生された計数タ
イミング信号ＣＴを受け、信号ＣＴに駆動される。フラ
グ検出器２１が終了フラグＦ２を検出したとき、終了フ
ラグ検出信号ＦＤ２が発生される。計数装置１は、信号
ＦＤ２に応答して、計数動作を終了する。したがって、
計数されたデータＣＤ２が発生され、レジスタ２は信号
ＦＤ２に応答してデータＣＤ２を保持する。レジスタ２
内に保持されたデータＣＤ２は、マイクロプロセッサ部
５４からの要求に従ってシステムバス５５を介して出力
される。データＣＤ２は、受信データＨＤに含まれる情
報フィールドＩＦのみのバイト長さを示している。した
がって、計数装置１から出力されるデータＣＤ２に対し
て、第７図に示したシリアルデータ受信部５１の場合の
ような加減算処理を行なう必要がない。したがって、情
報フィールドＩＦのバイト長さを検出するのに要する時
間が短縮される。

情報フィールドＩＦのバイト長さを検出するために初期
データＩＤの値が「−５」に設定される理由について説
明する。受信データＲＤは、前述のように、第２図に示
したフレームフォーマットを有している。すなわち、各
アドレスフィールドＡＦおよび制御フィールドＣＦがそ
れぞれ１バイトを有していることが予め知られている。

第１図に示した計数装置１は、開始フラグＦ１の検出に
応答して計数動作を開始しく第２図の時刻ｔｌ）、終了
フラグＦ２の検出に応答して計数動作を終了する（時刻
ｔ２）。このことは、計数装置１が初期データＩＤの設
定なしには情報フィールドＩＦのみのバイト長さを検出
することができないことを意味する。すなわち、計数装
置１は、情報フィールドＩＦのバイト長さだけでなく、
アドレスフィールドＡＦ　（１バイト）、制御フィール
ドＣＦ（１バイト）、ＦＣＳフィールドＦＣ８（２バイ
ト）および終了フラグＦ２（１バイト）のバイト長さを
も計数している。したがって、計数装置１により計数さ
れたデータからアドレスフィールドＡＦ、制御フィール
ドＣＦ、ＦＣＳフィールドＦＣ８および終了フラグＦ２
のバイト長さ（合計５バイト）を減算する必要がある。

第１図に示した実施例では、この減算を加減算器により
行なわないで、初期データＩＤを計数装置１に与えるこ
とによって行なっている。すなわち、初期データ■Ｄと
して、データ「−５」が計数装置１に与えられる。

上記の説明に基づいて他のフィールドを含むデータのバ
イト長さを検出するためには、初期データＩＤとして次
のようなデータが設定されることが推測されるであろう
。

ＩＤ２−−４　　　　　　　　　・・・・・・（１）Ｉ
Ｄ３−−３　　　　　　　　　・・・・・・（２）ＩＤ
４−−１　　　　　　　　　・・・・・・（３）式（１
）は、制御フィールドＣＦおよび情報フィールドＩＦの
バイト長さを検出するため、初期値ＩＤ２がデータ「−
４」に設定されることを示す。式（２）は、アドレスフ
ィールドＡＦ、制御フィールドＣＦおよび情報フィール
ドＩＦのバイト長さを検出するため、初期値ＩＤ３とし
て、「−３」が設定されることを示す。式（３）は、Ｆ
ＣＳフィールドＦＣ８，アドレスフィールドＡＦ、制御
フィールドＣＦおよび情報フィールドＩＦを含むデータ
のバイト長さを検出するため、初期データＩＤ４として
「−１」が設定されることを示す。

第３図を参照して、この発明のもう１つの実施例につい
て説明する。シリアルデータ受信部５１ｂは、ｎ個の初
期データＩＤＩないしｌＤｎをそれぞれ発生する初期デ
ータ発生回路１１ないし１ｎと、マイクロプロセッサ部
５４から発生される選択信号ＳＬに応答して初期データ
ＩＤＩないしＩＤｎのうちの１つを選択するセレクタ４
とを含む。初期データＩＤＩないしＩＤｎとして、前述
のデータｒ−５Ｊ、ｒ−４Ｊ、ｒ−３Ｊ、ｒ−ＩＪなど
が設定され得る。レジスタ５は、マイクロプロセッサ部
５４から発生される選択信号ＳＬを一時的に保持するた
めに設けられる。したがって、第３図に示したシリアル
データ受信部５１ｂは、選択信号ＳＬに応答して、計数
装置１に初期データＩＤＩないしＩＤｎのうちの１つを
選択的に与えることができる。このことは、情報フィー
ルドＩＦだけでなく他のフィールドをも含むデータのバ
イト長さが選択的に検出され得ることを意味する。

この発明のさらに別の実施例が第４図に示される。シリ
アルデータ受信部５１ｃは、第１図に示したシリアルデ
ータ受信部５１ａと比較すると、初期データ発生回路１
０に代えて初期データ保持用レジスタ６を含む。レジス
タ６は、システムバス５５を介してマイクロプロセッサ
部５４から発生される初期データＩＤを受け、それを保
持する。

保持された初期データＩＤは、第１図の場合と同様に、
計数装置１による計数動作に先立って計数袋ｆｆ１ｌに
与えられる。したがって、このシリアルデータ受信部５
１ｃでは、マイクロプロセッサ部５４からの要求に従っ
て容易に初期データＩＤを変更できることが指摘される
。このことは、計数されるべきフィールドを容易に選択
できることを意味する。計数装置１により計数されたデ
ータＣＤ２は、要求されたフィールドのバイト長さを示
している。

このように、第１図、第３図および第４図に示したいず
れのシリアルデータ受信部５１ａ、５１ｂおよび５１ｃ
を使用しても、計数装置１による計数動作毎に正確なバ
イト長さを検出するのに必要な初期データが計数装置１
に設定されるので、計数動作終了後に加減算を実行する
必要がない。

したがって、第７図に示したような加減算器７およびそ
れを制御するのに必要な制御が省かれ、かつ加減算器７
が動作するのに必要な時間が省かれる。これに加えて、
第３図および第４図に示したシリアルデータ受信部５１
ｂおよび５１ｃでは、　　′バイト長さを検出すべきフ
ィールドを必要に応じて選択することができることも指
摘される。

上記の実施例では、ＨＤＬＣに従うデータのバイト長さ
が検出される場合について説明がなされたが、この発明
は一般に、開始フラグと終了フラグとによって規定され
た１つのフレームデータのデータ長さを検出するための
データ長さ検出装置に適用されることも指摘される。

［発明の効果］ 以上のように、この発明によれば、初期データを計数動
作に先立って計数手段に与える初期データ発生手段を設
けたので、データ長さ検出動作に要する時間を短縮でき
るデータ長さ検出装置が得られた。　　＝

【図面の簡単な説明】

第１図は、この発明の一実施例を示すデータ受信部のブ
ロック図である。第２図は、第１図に示したデータ受信
部の動作を説明するための受信データのフレームフォー
マット図である。第３図は、この発明の別の実施例を示
すデータ受信部のブロック図である。第４図は、この発
明のさらに別の実施例を示すデータ受信部のブロック図
である。 第５図は、ＨＤＬＣに従うデータのフレームフォーマッ
ト図である。第６図は、ＨＤＬＣ通信端末における受信
部のブロック図である。第７図は、この発明の背景を示
すデータ受信部のブロック図である。 図において、１は計数装置、２は計数データ保持用レジ
スタ、５はセレクタ制御用レジスタ、６は初期データ保
持用レジスタ、１０ないし１ｎは初期データ発生回路、
２１はフラグ検出器である。

Claims (1)

1. 【特許請求の範囲】 開始フラグと終了フラグとによって規定された１つのフ
   レームデータのデータ長さを検出するデータ長さ検出装
   置であって、 前記フレームデータは、予め定められたデータ長さを有
   する第１のデータ部分と、任意のデータ長さを有する第
   ２のデータ部分とを含み、 前記第１のデータ部分の予め定められたデータ長さに基
   づいて決定される初期データを発生する初期データ発生
   手段と、 前記フレームデータを受け、開始フラグおよび終了フラ
   グを検出するフラグ検出手段と、前記フラグ検出手段に
   応答して、第２のデータ部分のデータ長さを計数する計
   数手段とを含み、前記初期データ発生手段は、前記計数
   手段の計数動作に先立って、初期データを前記計数手段
   に与えており、 前記計数手段は、前記フラグ検出手段による開始フラグ
   の検出に応答して計数動作を開始し、かつ終了フラグの
   検出に応答して計数動作を終了する、データ長さ検出装
   置。