JPH04170219A - デューティ補正回路 - Google Patents
デューティ補正回路Info
- Publication number
- JPH04170219A JPH04170219A JP29746990A JP29746990A JPH04170219A JP H04170219 A JPH04170219 A JP H04170219A JP 29746990 A JP29746990 A JP 29746990A JP 29746990 A JP29746990 A JP 29746990A JP H04170219 A JPH04170219 A JP H04170219A
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- JP
- Japan
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- signal
- output signal
- operational amplifier
- delay line
- reference voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001934 delay Effects 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 abstract description 9
- 230000010354 integration Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野゛１
本発明はデユーティ補正回路に関する。
従来のチューデイ補正回路の一例を第３図に示す。第３
図に示されるように、従来のデユーティ補正回路は、入
力信号の周波数を２分周する分周器９、遅延線路１０、
Ｉ−、Ｘ Ｏｒえ回路１１、演算増幅器１２、および抵
抗１３と容量１４より成るループ・フィルタ１５を備え
て構成される。
図に示されるように、従来のデユーティ補正回路は、入
力信号の周波数を２分周する分周器９、遅延線路１０、
Ｉ−、Ｘ Ｏｒえ回路１１、演算増幅器１２、および抵
抗１３と容量１４より成るループ・フィルタ１５を備え
て構成される。
第一３図において、端子５３から人力される入力信号１
．０７は、分周器９において周波数が２分周されて５信
号１０８としてＥＸＯＲ［Ｕｌｉｉ’８１１および遅延
線路１０に送られる。遅延線路１０により、時間位相か
Ｉ〕だけ遅延された信号＋０８は、遅延信号用Ｏとして
ＥＸＯＲ回＃！ＩＪに入力される。ＥＸ、 ＯＲ回路］
ｌにおいては、信号１０８と遅延信号１１０との排他的
論理和かとられ、出力信号Ｉｌｌか出力される。この出
力信号ＩＩＩは、端子５４から出力さり、るとともに、
一方において、ループ・フィルタ１５を経由して演算増
幅器１２に人力される。ループ、フィルタ１５は積分機
能を有しており、出力信号１１１は、ループ・フィルタ
１５により積分され、積分信号１１２として出力されて
演算増幅器１２の正相入力端子に入力される。また演算
増幅器１２の逆相入力端子には、電源電圧の１／２の電
圧、即ち１／２ ＶＤＤの電圧が基準電圧とし７て入力
されており、演算増幅器１２においては、前記基準電圧
１／２ Ｖｏｎを基準とする積分信号１１２の電圧差異
に対応する制御信号１０９が生成されて、遅延線路■０
に送られる。即ち、遅、延線路１０、ＥＸＯＲ回路１１
、ループ・フィルタ１５および演算増幅器１２とは一つ
の自動制御系を形成しており、出力信号Ｉｌ＋のデユー
ティ比が、電源電圧ＶＤ＋）と基準電圧１／２ Ｖｏｏ
との電圧比５０％に等しい状態になるように、遅延線路
１０における遅延時間Ｉ〕か制御調整され、これにより
、ト！： Ｘ ＯＲ回路１１から出力される出力信号］
１１のデユーティ比は５０％に補止される。
．０７は、分周器９において周波数が２分周されて５信
号１０８としてＥＸＯＲ［Ｕｌｉｉ’８１１および遅延
線路１０に送られる。遅延線路１０により、時間位相か
Ｉ〕だけ遅延された信号＋０８は、遅延信号用Ｏとして
ＥＸＯＲ回＃！ＩＪに入力される。ＥＸ、 ＯＲ回路］
ｌにおいては、信号１０８と遅延信号１１０との排他的
論理和かとられ、出力信号Ｉｌｌか出力される。この出
力信号ＩＩＩは、端子５４から出力さり、るとともに、
一方において、ループ・フィルタ１５を経由して演算増
幅器１２に人力される。ループ、フィルタ１５は積分機
能を有しており、出力信号１１１は、ループ・フィルタ
１５により積分され、積分信号１１２として出力されて
演算増幅器１２の正相入力端子に入力される。また演算
増幅器１２の逆相入力端子には、電源電圧の１／２の電
圧、即ち１／２ ＶＤＤの電圧が基準電圧とし７て入力
されており、演算増幅器１２においては、前記基準電圧
１／２ Ｖｏｎを基準とする積分信号１１２の電圧差異
に対応する制御信号１０９が生成されて、遅延線路■０
に送られる。即ち、遅、延線路１０、ＥＸＯＲ回路１１
、ループ・フィルタ１５および演算増幅器１２とは一つ
の自動制御系を形成しており、出力信号Ｉｌ＋のデユー
ティ比が、電源電圧ＶＤ＋）と基準電圧１／２ Ｖｏｏ
との電圧比５０％に等しい状態になるように、遅延線路
１０における遅延時間Ｉ〕か制御調整され、これにより
、ト！： Ｘ ＯＲ回路１１から出力される出力信号］
１１のデユーティ比は５０％に補止される。
第２ ｒＡ（ａＬ（ｔｉ、（ｃ）および（ｄ＞に示され
るのは、それぞれ入力信号１０７、信号１０８、遅延信
号１１１’ｌ ’および出力信じＩ １． Ｉを示１−
でおり、１）は遅延線路１０における遅延時間を示し、
）尤およびＦは、それぞれ出力信号１１１における、ハ
イレベル力時間ならひに−・周期の時間とを示ｊ〜でい
る。従って、出力信号のデユーティ比が５０％ｌＪ場合
には、Ｅ／Ｆは０．５となる、。
るのは、それぞれ入力信号１０７、信号１０８、遅延信
号１１１’ｌ ’および出力信じＩ １． Ｉを示１−
でおり、１）は遅延線路１０における遅延時間を示し、
）尤およびＦは、それぞれ出力信号１１１における、ハ
イレベル力時間ならひに−・周期の時間とを示ｊ〜でい
る。従って、出力信号のデユーティ比が５０％ｌＪ場合
には、Ｅ／Ｆは０．５となる、。
〔発明が解決し７ようとする課題〕
上述した従来のテ、！−−デイ補正回路においては、出
力信号のデユーティ比は、演算増幅器の逆相入力端子に
入力されている基準電圧がＩ／２ＶＬＩＤと固定されて
いるため、必然的に、５０％に固定化されており、汀−
意のデー１−−ティ比をｊπ択することがてきないとい
う欠点がある。
力信号のデユーティ比は、演算増幅器の逆相入力端子に
入力されている基準電圧がＩ／２ＶＬＩＤと固定されて
いるため、必然的に、５０％に固定化されており、汀−
意のデー１−−ティ比をｊπ択することがてきないとい
う欠点がある。
本発明のデューティ補正回路は、テアニーティ圧補正対
象の入力信号の周波数を２分周する分周器と、前記分周
器の出力信号を遅延させて出力する遅延線路と、前記分
周器の出力信号と、直配遅延線路の出力信号とを人力１
．て、両信号の排他的論理相信号をデューティ比を補正
されｌ召Ｉ４力信号として出力するＥ Ｘ、 ＯＲ回路
と、前記ＥＸＯＲ回路の出力信号を積分するループ・フ
ィルタと、前記ループ□ フィルタの積分出力信号と、
所定の基準電圧を入力して、前記遅延線路に対する制御
信号を出力する演算増幅器と、前記基準電圧の供給電源
として機能する、所定の電圧範囲に亘すレベル調整可能
な可変基準電圧を生成して出力する可変基準電圧源と、
を備えて構成される。
象の入力信号の周波数を２分周する分周器と、前記分周
器の出力信号を遅延させて出力する遅延線路と、前記分
周器の出力信号と、直配遅延線路の出力信号とを人力１
．て、両信号の排他的論理相信号をデューティ比を補正
されｌ召Ｉ４力信号として出力するＥ Ｘ、 ＯＲ回路
と、前記ＥＸＯＲ回路の出力信号を積分するループ・フ
ィルタと、前記ループ□ フィルタの積分出力信号と、
所定の基準電圧を入力して、前記遅延線路に対する制御
信号を出力する演算増幅器と、前記基準電圧の供給電源
として機能する、所定の電圧範囲に亘すレベル調整可能
な可変基準電圧を生成して出力する可変基準電圧源と、
を備えて構成される。
次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例の７１９１２図である９第１図に
示されるように、本実施例は、入力信号の周波数を２分
周する分周器１と、遅延線路２と、ｌ可Ｘ ＯＲ回路３
と、演算増幅器４と、抵抗６および容量７より成るルー
プ・フィルタ８とを備えて構成される。
は、本発明の一実施例の７１９１２図である９第１図に
示されるように、本実施例は、入力信号の周波数を２分
周する分周器１と、遅延線路２と、ｌ可Ｘ ＯＲ回路３
と、演算増幅器４と、抵抗６および容量７より成るルー
プ・フィルタ８とを備えて構成される。
第１図において、端子５１から人力される大カイ、ル号
１０１は、分周器１において周波数か２分周されて、信
号１０２としてＩらＸ ＯＲ回路３お１ひ′ｉｉ延線路
２に送られる。遅延線路２により、時間位相かＤたけ遅
延された信号１０２は、遅延信号１０４としてＥＸＯＲ
Ｍ路３に入力される。ト〕Ｘ ＯＲ回路３においては、
信号１０２と遅延信号１０４との排他的論理和かとられ
、出力信号１０５が出力される７この出力信号１０５は
、端子５２から出力されるとともに、一方において、ル
ープ フィルタ８を経由して演算増幅器４に人力される
。ループ・フィルタ４は積分機能を有しており、ルーブ
ーフィルタ４からは、出力信号１０５が積分された積分
信号１０６が出力されて演算増幅器４の正相入力＠子に
入力される。また演算増幅器４の逆相入力端子には、可
変電圧電源５から所定の可変基準電圧が人力されており
、演算増幅器４においては、直配可変基ｉｐｒ、電圧を
基準とする積分信号１０６の電圧差〜°シに対応する制
御信号１０３か生成されて、遅延線路２に送られる。即
ち、遅延線路２、ＥＸＯＲ回路３、ループ・フィルタ８
および演算増幅器４とは一つの自動制御系を形成してお
り、可変電圧電源５から供給されるｄ［変基準電圧のレ
ベルに対応して、遅延線路２における遅延時間Ａが制御
され、これにより、出力信号１０５において任意のデユ
ーティ比が設定される。
１０１は、分周器１において周波数か２分周されて、信
号１０２としてＩらＸ ＯＲ回路３お１ひ′ｉｉ延線路
２に送られる。遅延線路２により、時間位相かＤたけ遅
延された信号１０２は、遅延信号１０４としてＥＸＯＲ
Ｍ路３に入力される。ト〕Ｘ ＯＲ回路３においては、
信号１０２と遅延信号１０４との排他的論理和かとられ
、出力信号１０５が出力される７この出力信号１０５は
、端子５２から出力されるとともに、一方において、ル
ープ フィルタ８を経由して演算増幅器４に人力される
。ループ・フィルタ４は積分機能を有しており、ルーブ
ーフィルタ４からは、出力信号１０５が積分された積分
信号１０６が出力されて演算増幅器４の正相入力＠子に
入力される。また演算増幅器４の逆相入力端子には、可
変電圧電源５から所定の可変基準電圧が人力されており
、演算増幅器４においては、直配可変基ｉｐｒ、電圧を
基準とする積分信号１０６の電圧差〜°シに対応する制
御信号１０３か生成されて、遅延線路２に送られる。即
ち、遅延線路２、ＥＸＯＲ回路３、ループ・フィルタ８
および演算増幅器４とは一つの自動制御系を形成してお
り、可変電圧電源５から供給されるｄ［変基準電圧のレ
ベルに対応して、遅延線路２における遅延時間Ａが制御
され、これにより、出力信号１０５において任意のデユ
ーティ比が設定される。
第２図（ａ）、＜ｂ）、（ｃ）および（ｄ）に示される
のは、それぞれ入力信号１０１、信号１０２、遅延信号
１０４および出力信号１０５を示しており、Ａは遅延線
路２における遅延時間を示し、ＢおよびＣは、それぞれ
出力信号１０５における、ハイレベルの時間ならびに一
周期の時間を示している。従って、上述のように、出力
信号のデユーティ比Ｂ／Ｃは、可変基準電圧のレベル設
定次第によって任意に設定される。
のは、それぞれ入力信号１０１、信号１０２、遅延信号
１０４および出力信号１０５を示しており、Ａは遅延線
路２における遅延時間を示し、ＢおよびＣは、それぞれ
出力信号１０５における、ハイレベルの時間ならびに一
周期の時間を示している。従って、上述のように、出力
信号のデユーティ比Ｂ／Ｃは、可変基準電圧のレベル設
定次第によって任意に設定される。
以上説明したように、本発明は、２分周器、遅延線路、
Ｆ、 Ｘ ０１７回路、ループ・フィルタおよび演算増
幅器を含むデユーティ比補正回路に適用されて、前記演
算増幅器に入力される基準電圧として、電圧レベルの調
整可能な基準電圧を入力することにより、出力信号のチ
ューデイ比を任意の値に選択することができるという効
果がある。
Ｆ、 Ｘ ０１７回路、ループ・フィルタおよび演算増
幅器を含むデユーティ比補正回路に適用されて、前記演
算増幅器に入力される基準電圧として、電圧レベルの調
整可能な基準電圧を入力することにより、出力信号のチ
ューデイ比を任意の値に選択することができるという効
果がある。
第１図は、本発明の一実施例のブロック図、第２図（ａ
＞、 ＜ｂ）、 （ｃ）および（ｄ）は、前記実施例
における信号波形図、第３図は従来例のフロック図、第
４図（ａ）、（ｂ）、（ｃ）および（ｄ）は、前記従来
例における信号波形図である。 図において、１，９・・・・・・分周器、２，１０・・
・・・遅延線路、３，１１・・・・・・Ｅ’、 Ｘ Ｏ
Ｒ回路、４，１２・・・・・演算増幅器、５・・・−可
変電圧源、６，１３−・抵抗、７．１４・・・・・・容
量、８，１５・・・・・・ループ・フィルタ。
＞、 ＜ｂ）、 （ｃ）および（ｄ）は、前記実施例
における信号波形図、第３図は従来例のフロック図、第
４図（ａ）、（ｂ）、（ｃ）および（ｄ）は、前記従来
例における信号波形図である。 図において、１，９・・・・・・分周器、２，１０・・
・・・遅延線路、３，１１・・・・・・Ｅ’、 Ｘ Ｏ
Ｒ回路、４，１２・・・・・演算増幅器、５・・・−可
変電圧源、６，１３−・抵抗、７．１４・・・・・・容
量、８，１５・・・・・・ループ・フィルタ。
Claims (1)
- 【特許請求の範囲】 デューティ比補正対象の入力信号の周波数を２分周す
る分周器と、 前記分周器の出力信号を遅延させて出力する遅延線路と
、 前記分周器の出力信号と、前記遅延線路の出力信号とを
入力して、両信号の排他的論理和信号をデューティ比を
補正された出力信号として出力するＥＸＯＲ回路と、 前記ＥＸＯＲ回路の出力信号を積分するループ・フィル
タと、 前記ループ・フィルタの積分出力信号と、所定の基準電
圧を入力して、前記遅延線路に対する制御信号を出力す
る演算増幅器と、 前記基準電圧の供給電源として機能する、所定の電圧範
囲に亘りレベル調整可能な可変基準電圧を生成して出力
する可変基準電圧源と、 を備えることを特徴とするデューティ補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29746990A JPH04170219A (ja) | 1990-11-02 | 1990-11-02 | デューティ補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29746990A JPH04170219A (ja) | 1990-11-02 | 1990-11-02 | デューティ補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04170219A true JPH04170219A (ja) | 1992-06-17 |
Family
ID=17846902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29746990A Pending JPH04170219A (ja) | 1990-11-02 | 1990-11-02 | デューティ補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04170219A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502419A (en) * | 1992-06-05 | 1996-03-26 | Canon Kabushiki Kaisha | Pulse width modulation signal generation and triangular wave signal generator for the same |
| JP2002328170A (ja) * | 2001-05-01 | 2002-11-15 | Nikon Corp | 遅延回路、計時装置及びレーザ測距装置 |
| JP2008067059A (ja) * | 2006-09-07 | 2008-03-21 | Act Lsi:Kk | フィードバック制御により遅延量を連続的かつ精密に可変設定可能なパルス遅延回路システム |
| JP2010283808A (ja) * | 2009-06-03 | 2010-12-16 | Honeywell Internatl Inc | クロックのデューティ・サイクルの自動制御 |
| JP2014027349A (ja) * | 2012-07-24 | 2014-02-06 | Fujitsu Ltd | デューティ補正回路、及び、情報処理装置 |
| JP2017521904A (ja) * | 2014-05-28 | 2017-08-03 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 再構成可能な周波数ディバイダ |
-
1990
- 1990-11-02 JP JP29746990A patent/JPH04170219A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502419A (en) * | 1992-06-05 | 1996-03-26 | Canon Kabushiki Kaisha | Pulse width modulation signal generation and triangular wave signal generator for the same |
| JP2002328170A (ja) * | 2001-05-01 | 2002-11-15 | Nikon Corp | 遅延回路、計時装置及びレーザ測距装置 |
| JP2008067059A (ja) * | 2006-09-07 | 2008-03-21 | Act Lsi:Kk | フィードバック制御により遅延量を連続的かつ精密に可変設定可能なパルス遅延回路システム |
| JP2010283808A (ja) * | 2009-06-03 | 2010-12-16 | Honeywell Internatl Inc | クロックのデューティ・サイクルの自動制御 |
| JP2014027349A (ja) * | 2012-07-24 | 2014-02-06 | Fujitsu Ltd | デューティ補正回路、及び、情報処理装置 |
| JP2017521904A (ja) * | 2014-05-28 | 2017-08-03 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 再構成可能な周波数ディバイダ |
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