JPH0417346A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0417346A JPH0417346A JP2121492A JP12149290A JPH0417346A JP H0417346 A JPH0417346 A JP H0417346A JP 2121492 A JP2121492 A JP 2121492A JP 12149290 A JP12149290 A JP 12149290A JP H0417346 A JPH0417346 A JP H0417346A
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
- H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
- H10P72/743—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
Ａ、産業上の利用分野
Ｂ０発明の概要
Ｃ９従来技術［第４図］
Ｄ１発明が解決しようとする問題点
Ｅ１問題点を解決するための手段
Ｆ１作用
Ｇ、実施例［第１図乃至第３図コ
ａ、半導体装置［第１図、第２図］
ｂ、製造方法［第３図］
Ｈ１発明の効果
（Ａ、産業上の利用分野）
本発明は半導体装置、特に半導体チップの電極をリード
を介して導出する半導体装置とその製造方法に関する。
を介して導出する半導体装置とその製造方法に関する。
（Ｂ、発明の概要）
本発明は、半導体チップの電極をリードを介して導出す
る半導体装置とその製造方法において、半導体チップの
電極とリードとの間の接続に要する時間を短縮し、装置
の肉厚を薄（できるようにし、半導体チップの電極のピ
ッチを小さくできるようにするため、 一方の表面に複数の導体パターン膜が形成された異方性
導電膜を、各導体パターン膜が半導体チップの電極とそ
れに対応したリードとの間を結ぶところに位置するよう
に位置決めした状態で異方性導電膜を半導体チップの電
極及びリードに圧着したものである。
る半導体装置とその製造方法において、半導体チップの
電極とリードとの間の接続に要する時間を短縮し、装置
の肉厚を薄（できるようにし、半導体チップの電極のピ
ッチを小さくできるようにするため、 一方の表面に複数の導体パターン膜が形成された異方性
導電膜を、各導体パターン膜が半導体チップの電極とそ
れに対応したリードとの間を結ぶところに位置するよう
に位置決めした状態で異方性導電膜を半導体チップの電
極及びリードに圧着したものである。
（Ｃ，従来技術）［第４図］
ＬＳＩ、ＶＬＳ Ｉ等の半導体装置は、一般に、リード
フレームの各ダイパッドに半導体チップをダイボンディ
ングし、半導体チップの各電極とそれに対応するリード
との間を例えば金からなるワイヤによりボンディングし
、樹脂封止後リードフレームを切断するという方法で製
造される。
フレームの各ダイパッドに半導体チップをダイボンディ
ングし、半導体チップの各電極とそれに対応するリード
との間を例えば金からなるワイヤによりボンディングし
、樹脂封止後リードフレームを切断するという方法で製
造される。
第４図はそのような従来の半導体装置の樹脂封止前の状
態を示すものであり、同図において、ａはダイパッド、
ｂ、ｂ・・・・・・はリード、Ｃは銀ペースト等からな
る接着剤、ｄは該接着剤Ｃを介してグイパッドａ上にボ
ンディングされた半導体チップ、ｅ、ｅ・・・・・・は
半導体チップｄの電極、ｆ、ｆ・・・・・・は半導体チ
ップｄの電極ｅ、ｅ、・・・・・・とそれに対応するリ
ードｂ、ｂ、・・・・・・との間を接続するワイヤであ
る。
態を示すものであり、同図において、ａはダイパッド、
ｂ、ｂ・・・・・・はリード、Ｃは銀ペースト等からな
る接着剤、ｄは該接着剤Ｃを介してグイパッドａ上にボ
ンディングされた半導体チップ、ｅ、ｅ・・・・・・は
半導体チップｄの電極、ｆ、ｆ・・・・・・は半導体チ
ップｄの電極ｅ、ｅ、・・・・・・とそれに対応するリ
ードｂ、ｂ、・・・・・・との間を接続するワイヤであ
る。
（Ｄ、発明が解決しようとする問題点）ところで、第４
図に示すような従来の半導体装置には、先ず第１に、ワ
イヤボンディングに要する時間が長くなり、生産性の向
上を阻む要因となるという問題があった。というのは、
ワイヤボンディングは、ワイヤボンダを用いて電極をワ
イヤによりその電極と対応するリードに接続することを
全電極について１個ずつ順番に行うものであり、しかも
多ピン化によって電極の数が数十から口数子ときわめて
多くなっている。従って、１個の半導体チップたりのワ
イヤボンディング時間が無視できない程長くなっている
のである。
図に示すような従来の半導体装置には、先ず第１に、ワ
イヤボンディングに要する時間が長くなり、生産性の向
上を阻む要因となるという問題があった。というのは、
ワイヤボンディングは、ワイヤボンダを用いて電極をワ
イヤによりその電極と対応するリードに接続することを
全電極について１個ずつ順番に行うものであり、しかも
多ピン化によって電極の数が数十から口数子ときわめて
多くなっている。従って、１個の半導体チップたりのワ
イヤボンディング時間が無視できない程長くなっている
のである。
第２に、半導体チップｄの電極ｅとリードｂとの間を接
続するものとして例えば金からなるワイヤｆを用いてお
り、そのワイヤｆはアーチ状に撓む。そしてこの撓みが
樹脂パッケージｇの薄型化を制約する要因になっている
のである。樹脂封止型半導体装置においては、樹脂パッ
ケージの薄型化が強（要求され厚さを１．０ｍｍ以下に
するという要請も生じているので、ワイヤの撓みによっ
て樹脂パッケージの薄型化が制約されるという問題は看
過できないのである。
続するものとして例えば金からなるワイヤｆを用いてお
り、そのワイヤｆはアーチ状に撓む。そしてこの撓みが
樹脂パッケージｇの薄型化を制約する要因になっている
のである。樹脂封止型半導体装置においては、樹脂パッ
ケージの薄型化が強（要求され厚さを１．０ｍｍ以下に
するという要請も生じているので、ワイヤの撓みによっ
て樹脂パッケージの薄型化が制約されるという問題は看
過できないのである。
第３に、ワイヤにより電極・リード間を接続する限り、
電極の配置ピッチを飛躍的に小さくすることができない
という問題がある。即ち、ＬＳＩ、ＶＬＳ Ｉの高集積
化の要求はとどまるところを知らないか、その要求に応
えるには多ピン化を図る必要があり、それには電極の配
置ピッチを小さくすることが必要となる。ところが、ワ
イヤボンディングする場合、ボンディングキャピラリを
半導体チップの表面にあてなければならず、隣りの電極
はキャピラリにあたる位置にあってはならない。従って
、電極ピッチを小さ（することがキャピラリによって制
約されるのであり、実際上電極ピッチを１２０μｍ以下
にすることは困難である。
電極の配置ピッチを飛躍的に小さくすることができない
という問題がある。即ち、ＬＳＩ、ＶＬＳ Ｉの高集積
化の要求はとどまるところを知らないか、その要求に応
えるには多ピン化を図る必要があり、それには電極の配
置ピッチを小さくすることが必要となる。ところが、ワ
イヤボンディングする場合、ボンディングキャピラリを
半導体チップの表面にあてなければならず、隣りの電極
はキャピラリにあたる位置にあってはならない。従って
、電極ピッチを小さ（することがキャピラリによって制
約されるのであり、実際上電極ピッチを１２０μｍ以下
にすることは困難である。
尚、ワイアレスボンディング方式としてフリブチツブ方
式、ビームリード方式、フィリームキャリア方式がある
が、いずれもこれ等の各問題を完全に克服しきってはい
ない。
式、ビームリード方式、フィリームキャリア方式がある
が、いずれもこれ等の各問題を完全に克服しきってはい
ない。
本発明はこのような問題点を解決すべく為されたもので
あり、半導体チップの電極とリードとの間の接続に要す
る時間を短縮し、装置の肉厚を薄くできるようにし、半
導体チップの電極のピッチを小さくできるようにするこ
とを目的とする。
あり、半導体チップの電極とリードとの間の接続に要す
る時間を短縮し、装置の肉厚を薄くできるようにし、半
導体チップの電極のピッチを小さくできるようにするこ
とを目的とする。
（Ｅ、問題点を解決するための手段）
本発明半導体装置は、一方の表面に複数の導体パターン
膜が形成された異方性導電膜を、各導体パターン膜が半
導体チップの電極とそれに対応したリードとの間を結ぶ
ところに位置するようにして異方性導電膜を半導体チッ
プの電極及びリードに圧着したことを特徴とする。
膜が形成された異方性導電膜を、各導体パターン膜が半
導体チップの電極とそれに対応したリードとの間を結ぶ
ところに位置するようにして異方性導電膜を半導体チッ
プの電極及びリードに圧着したことを特徴とする。
本発明半導体装置の製造方法は、キャリアフィルム上に
導体膜を形成し、該導体膜をパターニングすることによ
り導体パターン膜を形成し、上記キャリアフィルムの導
体パターン膜が形成された面上に異方性導電膜を形成し
、該異方性導電膜を、各導体パターン膜の半導体チップ
の電極及びリードの端部と対応する位置にてその電極及
びリードの端部に圧着することを特徴とする。
導体膜を形成し、該導体膜をパターニングすることによ
り導体パターン膜を形成し、上記キャリアフィルムの導
体パターン膜が形成された面上に異方性導電膜を形成し
、該異方性導電膜を、各導体パターン膜の半導体チップ
の電極及びリードの端部と対応する位置にてその電極及
びリードの端部に圧着することを特徴とする。
（Ｆ、作用）
本発明半導体装置によれば、上面に導体パターン膜が形
成された異方性導電膜を位置決めした状態で、熱圧着す
ることにより半導体チップの各電極とリードとの間を各
導体パターン膜によって電機的に接続することができる
。
成された異方性導電膜を位置決めした状態で、熱圧着す
ることにより半導体チップの各電極とリードとの間を各
導体パターン膜によって電機的に接続することができる
。
そして、異方性導電膜及びその表面に形成された導体パ
ターン膜により電極・リード間を電気的に接続するので
ワイヤを用いた場合のようにアーチ状に撓むということ
がな（、半導体装置の薄型化を図ることができる。
ターン膜により電極・リード間を電気的に接続するので
ワイヤを用いた場合のようにアーチ状に撓むということ
がな（、半導体装置の薄型化を図ることができる。
本発明半導体装置の製造方法によれば、キャリアフィル
ムをベースにして形成した導体膜のエツチングにより導
体パターン膜を形成し、該導体パターン膜上に異方性導
電膜を塗布し、該異方性導電膜を位置決めして圧着して
略同時に半導体チップの各電極とリードとの間を各導体
パターン膜によって電気的に接続できるので、半導体チ
ップの電極とリードとの間を接続するに要する時間を短
縮することができる。
ムをベースにして形成した導体膜のエツチングにより導
体パターン膜を形成し、該導体パターン膜上に異方性導
電膜を塗布し、該異方性導電膜を位置決めして圧着して
略同時に半導体チップの各電極とリードとの間を各導体
パターン膜によって電気的に接続できるので、半導体チ
ップの電極とリードとの間を接続するに要する時間を短
縮することができる。
また、半導体チップの電極とリードとの開をワイヤによ
り接続するわけではないので、キャピラリを全く用いな
い。従って、キャピラリによって電極ピッチが制約され
るということなくなり、電極ピッチを相当に高くするこ
とができ、延いては半導体チップの高集積化が可能にな
る。
り接続するわけではないので、キャピラリを全く用いな
い。従って、キャピラリによって電極ピッチが制約され
るということなくなり、電極ピッチを相当に高くするこ
とができ、延いては半導体チップの高集積化が可能にな
る。
（Ｇ、実施例）［第１図乃至第３図］
以下、本発明半導体装置とその製造方法を図示実施例に
従って詳細に説明する。
従って詳細に説明する。
（ａ、半導体装置）［第１図、第２図］第１図及び第２
図は本発明半導体装置の一つの実施例を示し、第１図は
樹脂封止前の状態を示す断面図、第２図は導体パターン
膜が上面に形成された異方性導電膜の平面図である。
図は本発明半導体装置の一つの実施例を示し、第１図は
樹脂封止前の状態を示す断面図、第２図は導体パターン
膜が上面に形成された異方性導電膜の平面図である。
図面において、■はリードフレームのダイパッド、２．
２、・・・・・・はインナーリード、３は例えば銀ペー
ストからなる接着剤で、ダイパッド１に半導体チップ４
を接着している。５は半導体チップ４の表面を覆うパシ
ベーション膜、６．６、・・・・・・は半導体チップ４
の表面に形成されパシベーション膜５の開口を通して露
出する電極パッドである。７は異方性導電膜で、インナ
ーリード２．２、・・・・・・の先端部及び半導体チッ
プ４の各電極パッド６．６、・・・・・・に下面にて熱
圧着により接着されている。８．８、・・・・・・は異
方性導電膜７の上面に形成された導体パターン膜であり
、半導体チップ４の各電極パッド６．６・・・・・・と
それに対応するインナーリード２．２、・・・・・・と
の間を電気的に接続する。具体的には各導体パターン膜
８．８、・・・・・・は、略放射状に形成され、内端部
が各電極パッド６．６、・・・・・・の上方にあたると
ころに位置し、異方性導電膜７の熱圧着により導電性を
有するに至った圧着部を介して電極パッド６．６、・・
・・・・に電気的に接続されている。また、各導体パタ
ーン膜８．８、・・・・・・の外端部は各インナーリー
ド２．２、・・・・・・の先端部の上方にあたるところ
に位置し、異方性導電膜７の熱圧着により導電性を有す
るに至った圧着部を介してインナーリード２．２、・・
・・・・に電気的に接続されている。
２、・・・・・・はインナーリード、３は例えば銀ペー
ストからなる接着剤で、ダイパッド１に半導体チップ４
を接着している。５は半導体チップ４の表面を覆うパシ
ベーション膜、６．６、・・・・・・は半導体チップ４
の表面に形成されパシベーション膜５の開口を通して露
出する電極パッドである。７は異方性導電膜で、インナ
ーリード２．２、・・・・・・の先端部及び半導体チッ
プ４の各電極パッド６．６、・・・・・・に下面にて熱
圧着により接着されている。８．８、・・・・・・は異
方性導電膜７の上面に形成された導体パターン膜であり
、半導体チップ４の各電極パッド６．６・・・・・・と
それに対応するインナーリード２．２、・・・・・・と
の間を電気的に接続する。具体的には各導体パターン膜
８．８、・・・・・・は、略放射状に形成され、内端部
が各電極パッド６．６、・・・・・・の上方にあたると
ころに位置し、異方性導電膜７の熱圧着により導電性を
有するに至った圧着部を介して電極パッド６．６、・・
・・・・に電気的に接続されている。また、各導体パタ
ーン膜８．８、・・・・・・の外端部は各インナーリー
ド２．２、・・・・・・の先端部の上方にあたるところ
に位置し、異方性導電膜７の熱圧着により導電性を有す
るに至った圧着部を介してインナーリード２．２、・・
・・・・に電気的に接続されている。
しかして、半導体チップ４の各電極６．６、・・・・・
・は、異方性導電膜７の圧着部、導体パターン膜８．８
、・・・・・・及び異方性導電膜７の圧着部を介してイ
ンナーリード２．２、・・・・・・に電気的に接続され
ているのである。尚、便宜上樹脂の図示はしないが、第
１図に示す状態で樹脂により封止される。
・は、異方性導電膜７の圧着部、導体パターン膜８．８
、・・・・・・及び異方性導電膜７の圧着部を介してイ
ンナーリード２．２、・・・・・・に電気的に接続され
ているのである。尚、便宜上樹脂の図示はしないが、第
１図に示す状態で樹脂により封止される。
このような半導体装置によれば、半導体チップの電極と
リードとの間を電気的に接続する手段としてワイヤーを
用いた半導体装置の場合のようにワイヤがアーチ状に大
きく撓んで樹脂封止した場合における樹脂パッケージの
肉厚を厚（するという虞れがない。
リードとの間を電気的に接続する手段としてワイヤーを
用いた半導体装置の場合のようにワイヤがアーチ状に大
きく撓んで樹脂封止した場合における樹脂パッケージの
肉厚を厚（するという虞れがない。
そして、従来のようにワイヤを用いた場合にはボンディ
ング用のキャピラリーでワイヤボンディングを行う関係
から半導体チップの電極バッド６．６、・・・・・・の
配置ピッチを小さくすることが制糺されてしまうが、本
半導体装置によれば、異方性導電膜７上に形成する導体
パターン膜８．８、・・・・・・の加工精度の許す範囲
で電極バッド６．６、・・・・・・の配置ピッチを小さ
くすることができ、該ピッチを１００μｍ以下にするこ
とは容易に為し得る。
ング用のキャピラリーでワイヤボンディングを行う関係
から半導体チップの電極バッド６．６、・・・・・・の
配置ピッチを小さくすることが制糺されてしまうが、本
半導体装置によれば、異方性導電膜７上に形成する導体
パターン膜８．８、・・・・・・の加工精度の許す範囲
で電極バッド６．６、・・・・・・の配置ピッチを小さ
くすることができ、該ピッチを１００μｍ以下にするこ
とは容易に為し得る。
また、ワイヤは一般に金からなるので、ワイヤボンディ
ング方式の半導体装置はワイヤの材料費が高くなるとい
う問題があるが、本半導体装置にはそのような虞れがな
い。
ング方式の半導体装置はワイヤの材料費が高くなるとい
う問題があるが、本半導体装置にはそのような虞れがな
い。
（ｂ、製造方法）［第３図］
第３図（Ａ）乃至（Ｆ）は第１図及び第２図に示した半
導体装置の製造方法を工程順に示す断面図である。
導体装置の製造方法を工程順に示す断面図である。
（Ａ）例えばポリエステルからなる例えば１００μｍ程
度の膜厚のキャリアフィルム９の表面に、膜厚２０μｍ
程度のホットメルト系接着剤［例えばポリアミドフィル
ム（融点約８０℃）。
度の膜厚のキャリアフィルム９の表面に、膜厚２０μｍ
程度のホットメルト系接着剤［例えばポリアミドフィル
ム（融点約８０℃）。
尚、後で分離が可能であれば他の材料でも良い。］ １
０を介して例えば銅あるいはアルミニウムからなる導体
箔（厚さ１０〜３０μｍ）１１を接着する。同図（Ａ）
は導体箔１１接着後の状態を示す。
０を介して例えば銅あるいはアルミニウムからなる導体
箔（厚さ１０〜３０μｍ）１１を接着する。同図（Ａ）
は導体箔１１接着後の状態を示す。
（Ｂ）次に、上記導体箔１１を選択的にエツチングする
ことにより同図（Ｂ）に示すように導体パターン膜８．
８、・・・・・・を形成する。
ことにより同図（Ｂ）に示すように導体パターン膜８．
８、・・・・・・を形成する。
（Ｃ）次に、同図（Ｃ）に示すように、キャリアフィル
ム９の表面にペースト状の異方性導電膜７を印刷又はコ
ーティングする。
ム９の表面にペースト状の異方性導電膜７を印刷又はコ
ーティングする。
尚、異方性導電膜は、半田、銅あるいはニッケル等の金
属粒子あるいは表面に金属層をコーティングした無機材
料もしくは有機材料からなるところの導電性を有した粒
子を、絶縁性を有する感熱性の樹脂、例えばエポキシ樹
脂中に分散させたものであり、厚さ方向に圧力を印加す
ると厚さ方向に電機的導電性を備えるが、面方向には絶
縁性を有している。
属粒子あるいは表面に金属層をコーティングした無機材
料もしくは有機材料からなるところの導電性を有した粒
子を、絶縁性を有する感熱性の樹脂、例えばエポキシ樹
脂中に分散させたものであり、厚さ方向に圧力を印加す
ると厚さ方向に電機的導電性を備えるが、面方向には絶
縁性を有している。
（Ｄ）次に、表面に導体パターン膜８．８、・・・・・
・を有するキャリアフィルム９を、導体パターン膜８．
８、・・・・・・側の面を下向きにしてグイバッドｌに
半導体チップ４がグイボンディングされたリードフレー
ム上に臨ませる。そして、各導体パターン膜８，８、・
・・・・・の両端部が半導体チップ４の各電極バッド６
．６、・・・・・・及びインナーリド２．２、・・・・
・・の先端部の上方に位置するように位置合せをする。
・を有するキャリアフィルム９を、導体パターン膜８．
８、・・・・・・側の面を下向きにしてグイバッドｌに
半導体チップ４がグイボンディングされたリードフレー
ム上に臨ませる。そして、各導体パターン膜８，８、・
・・・・・の両端部が半導体チップ４の各電極バッド６
．６、・・・・・・及びインナーリド２．２、・・・・
・・の先端部の上方に位置するように位置合せをする。
その後、ホットツール１２によりキャリアフィルム９の
異方性導電膜７を熱圧着すべき部分を突起部１３．１３
、・・・・・・にて熱圧着する。第３図（Ｄ）は熱圧着
する少し前の状態を小している。
異方性導電膜７を熱圧着すべき部分を突起部１３．１３
、・・・・・・にて熱圧着する。第３図（Ｄ）は熱圧着
する少し前の状態を小している。
尚、ホットツール１２は例えば１２０〜１６０″Ｃ程度
の温度に加熱されている。
の温度に加熱されている。
（Ｅ）熱圧着を終えるとホットツール１２を上昇させて
キャリアフィルム９から離す。第３図（Ｅ）は熱圧着を
終えホットツール１２をキャリアフィルム９から離した
状態を示す。
キャリアフィルム９から離す。第３図（Ｅ）は熱圧着を
終えホットツール１２をキャリアフィルム９から離した
状態を示す。
（Ｆ）その後、同図（Ｆ）に示すようにキャリアフィル
ム９を異方性導電膜７及び導体パターン膜８．８、・・
・・・・から分離する。すると、第１図に示す半導体装
置が出来上る。その後は、樹脂封止、リードフレームの
不要部分のカットを行えば良い。
ム９を異方性導電膜７及び導体パターン膜８．８、・・
・・・・から分離する。すると、第１図に示す半導体装
置が出来上る。その後は、樹脂封止、リードフレームの
不要部分のカットを行えば良い。
このように、本半導体装置の製造方法によれば、各導体
パターン膜８．８、・・・・・・の半導体チ・ツブ１の
各電極パッド及び各インナーリード２．２、・・・・・
・の先端への接続を、ホ・ントルー・ン１２＆こてキャ
リアフィルム９を半導体チ・ツブ及びリード２．２、・
・・・・・側へ押圧するという一回の動作で同時に行う
ことかできる。即ち、接続に要する時間を短（すること
ができる。
パターン膜８．８、・・・・・・の半導体チ・ツブ１の
各電極パッド及び各インナーリード２．２、・・・・・
・の先端への接続を、ホ・ントルー・ン１２＆こてキャ
リアフィルム９を半導体チ・ツブ及びリード２．２、・
・・・・・側へ押圧するという一回の動作で同時に行う
ことかできる。即ち、接続に要する時間を短（すること
ができる。
尚、半導体装置の製造方法において、半導体チップ４の
電極バッド６．６、・・・・・・と、インナーリード２
．２、・・・・・・との間に高さの差があるので、それ
に応じてホットツール１２の突起１３．１３、・・・・
・・の高さに差を設けたり、あるいはホ・ントツール１
２と、キャリアフィルム９との間に上記高さの差を吸収
することのできるゴム弾性体を介在させるようにしても
良い。
電極バッド６．６、・・・・・・と、インナーリード２
．２、・・・・・・との間に高さの差があるので、それ
に応じてホットツール１２の突起１３．１３、・・・・
・・の高さに差を設けたり、あるいはホ・ントツール１
２と、キャリアフィルム９との間に上記高さの差を吸収
することのできるゴム弾性体を介在させるようにしても
良い。
（Ｈ，発明の効果）
以上に述べたように、本発明半導体装置は、半導体チッ
プの電極とそれに対応するリードの端部との間を接続す
る導体パターン膜が上面に複数本形成された異方性導電
膜を、各導体パターン膜の半導体チップの電極と対応す
る位置にて該電極に圧着し、各導体パターン膜のリード
の端部と対応する位置にて該リードの端部に圧着したこ
とを特徴とするものである。
プの電極とそれに対応するリードの端部との間を接続す
る導体パターン膜が上面に複数本形成された異方性導電
膜を、各導体パターン膜の半導体チップの電極と対応す
る位置にて該電極に圧着し、各導体パターン膜のリード
の端部と対応する位置にて該リードの端部に圧着したこ
とを特徴とするものである。
従って、本発明半導体装置によれば、上面に導体パター
ン膜が形成された異方性導電膜を位置決めした状態で、
熱圧着することにより半導体チップの各電極とリードと
の間を各導体パターン膜によって電気的に接続すること
ができる。
ン膜が形成された異方性導電膜を位置決めした状態で、
熱圧着することにより半導体チップの各電極とリードと
の間を各導体パターン膜によって電気的に接続すること
ができる。
そして、異方性導電膜及びその表面に形成された導体パ
ターン膜により電極・リード間を電気的に接続するので
ワイヤを用いた場合のようにアーチ状に撓むということ
がなく、半導体装置の薄型化を図ることができる。
ターン膜により電極・リード間を電気的に接続するので
ワイヤを用いた場合のようにアーチ状に撓むということ
がなく、半導体装置の薄型化を図ることができる。
本発明半導体装置の製造方法は、キャリアフィルム上に
導体膜を形成し、該導体膜をパターニングすることによ
り半導体チップの電極とそれに対応するリードの端部を
接続する複数本の導体パターン膜を形成し、上記キャリ
アフィルムの上記導体パターン膜が形成された面上に異
方性導電膜を形成し、上記キャリアフィルム上に形成さ
れた異方性導電８膜を、各導体パターン膜の半導体チッ
プの電極と対応する位置にて該電極に、各導体パターン
膜のリードの端部と対応する位置にて該リードの端部に
、それぞれ圧着し、その後、上記キャリアフィルムを剥
離することを特徴とするものである。
導体膜を形成し、該導体膜をパターニングすることによ
り半導体チップの電極とそれに対応するリードの端部を
接続する複数本の導体パターン膜を形成し、上記キャリ
アフィルムの上記導体パターン膜が形成された面上に異
方性導電膜を形成し、上記キャリアフィルム上に形成さ
れた異方性導電８膜を、各導体パターン膜の半導体チッ
プの電極と対応する位置にて該電極に、各導体パターン
膜のリードの端部と対応する位置にて該リードの端部に
、それぞれ圧着し、その後、上記キャリアフィルムを剥
離することを特徴とするものである。
従って、本発明半導体装置の製造方法によれば、キャリ
アフィルムをベースにして形成した導体膜のエツチング
により導体パターン膜を形成し、該導体パターン膜上に
異方性導電膜を塗布し、該異方性導電膜を位置決めして
圧着することにより略同時に各電極とリードとの間の電
気的接続を行うことができるので、電極とリードとの間
の接続に要する時間を短縮することができる。
アフィルムをベースにして形成した導体膜のエツチング
により導体パターン膜を形成し、該導体パターン膜上に
異方性導電膜を塗布し、該異方性導電膜を位置決めして
圧着することにより略同時に各電極とリードとの間の電
気的接続を行うことができるので、電極とリードとの間
の接続に要する時間を短縮することができる。
また、半導体チップの電極とリードとの間をワイヤによ
り接続するわけではないので、キャピラリをボンディン
グに全く用いない。従って、キャピラリによって電極ピ
ッチが制約されるということなくなり、電極ピッチを相
当に高くすることができる。
り接続するわけではないので、キャピラリをボンディン
グに全く用いない。従って、キャピラリによって電極ピ
ッチが制約されるということなくなり、電極ピッチを相
当に高くすることができる。
第１図及び第２図は本発明半導体装置の一つの実施例を
示すもので、第１図は樹脂封止前における断面図、第２
図は表面に導体パターン膜が形成された異方性導電膜の
平面図、第３図（Ａ）乃至（Ｆ）は第１図及び第２図に
示した半導体装置の製造方法を工程順に示す断面図、第
４図は半導体装置の従来例を示す断面図である。 符号の説明 ２・・・リード、４・・・半導体チップ、６・・・電極
、７・・・異方性導電膜、８・・・導体パターン膜、 ９・・・キャリアフィルム、 １１・・・導体膜。
示すもので、第１図は樹脂封止前における断面図、第２
図は表面に導体パターン膜が形成された異方性導電膜の
平面図、第３図（Ａ）乃至（Ｆ）は第１図及び第２図に
示した半導体装置の製造方法を工程順に示す断面図、第
４図は半導体装置の従来例を示す断面図である。 符号の説明 ２・・・リード、４・・・半導体チップ、６・・・電極
、７・・・異方性導電膜、８・・・導体パターン膜、 ９・・・キャリアフィルム、 １１・・・導体膜。
Claims (2)
- （１）半導体チップの電極とそれに対応するリードの端
部との間を接続する導体パターン膜が上面に複数本形成
された異方性導電膜を、各導体パターン膜の半導体チッ
プの電極と対応する位置にて該電極に圧着し、各導体パ
ターン膜のリードの端部と対応する位置にて該リードの
端部に圧着したことを特徴とする半導体装置 - （２）キャリアフィルム上に導体膜を形成し、上記導体
膜をパターニングすることにより半導体チップの電極と
それに対応するリードの端部との間を接続する複数本の
導体パターン膜を形成し、上記キャリアフィルムの上記
導体パターン膜が形成された面上に異方性導電膜を形成
し、上記キャリアフィルム上に形成された異方性導電膜
を、各導体パターン膜の半導体チップの電極と対応する
位置にて該電極に、各導体パターン膜のリードの端部と
対応する位置にて該リードの端部に、それぞれ圧着し、
その後、上記キャリアフィルムを剥離することを特徴と
する半導体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2121492A JP2785441B2 (ja) | 1990-05-11 | 1990-05-11 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2121492A JP2785441B2 (ja) | 1990-05-11 | 1990-05-11 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0417346A true JPH0417346A (ja) | 1992-01-22 |
| JP2785441B2 JP2785441B2 (ja) | 1998-08-13 |
Family
ID=14812505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2121492A Expired - Fee Related JP2785441B2 (ja) | 1990-05-11 | 1990-05-11 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2785441B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0786808A1 (en) * | 1996-01-19 | 1997-07-30 | Shinko Electric Industries Co. Ltd. | Anisotropic conductive sheet and printed circuit board |
-
1990
- 1990-05-11 JP JP2121492A patent/JP2785441B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0786808A1 (en) * | 1996-01-19 | 1997-07-30 | Shinko Electric Industries Co. Ltd. | Anisotropic conductive sheet and printed circuit board |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2785441B2 (ja) | 1998-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |