JPH04174538A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置の製造技術に関し、特に
、半導体集積回路装置における欠陥救済技術に関するも
のである。

〔従来の技術〕

従来、半導体ウェハ（以下、ウェハという）スケールの
ＬＳＩの欠陥救済技術としては、例えは（１）　　日経
マグロウヒル社、１９８６年４月１日発行、「日経マイ
クロデバイス　１９８６年４月号」Ｐ４５．Ｐ４６、（
２）、アイ・イー・イー、ジャーナル　オブ　ソリッド
ステイト　サーキット。

ニス　シー２１巻、５号、１９８６年１０月（ＩＥＥＥ
　ＪＯＵＲＮＡＬ　ＯＦ　５ＯＬＩＤ−３ＴＡＴＥ　Ｃ
ＩＲＣＬｌｌＴＳ、ＶＯＬ、５Ｃ−２１゜ＮＯ，５，０
ＣＴＯＢＥＲ１９８６）　ｒシリコン　ハイブリッドウ
ェハスケール　パッケージ　テクノロジー　（Ｓ１１ｉ
ｃｏｎ　Ｈｙｂｒｉｄ　Ｗａｆｅｒ−Ｓｃａｌｅ　Ｐａ
ｃｋａｇｅ　Ｔｅｃｈｎｏｌｏｇｙ）ＪＰ８４５〜Ｐ８
５１、（３１，特開昭６２−１４７７４６号公報に記載
かある。

上記（１）、　（２）の文献には、ウェハスケールの集
積回路（以下、ＷＳ　Ｉ　（Ｗａｆｅｒ　５ｃａｌｅ　
Ｉｎｔｅｇｒａｔｉｏｎ）という）における欠陥救済技
術について説明されている。その概要は次の通りである
。まず、ウェハ上のチップ領域のうちの不良チップ領域
を除去し、その除去領域にウェハの主面と裏面とを貫通
する平面四角形状の穴を穿孔する。次いで、そのウェハ
をその主面を下方に向けた状態で所定の台上に載置する
。統いて、不良のない半導体チップ（以下、チップとい
う）をその主面を下方に向けた状態でウェハに穿孔され
た穴に入れる。穴に配置された良チップのチップサイズ
は、例えば４．９８ｍｍ角程度である。その後、良チッ
プとウェハとの隙間をエポキシ樹脂等により埋める。最
後に、ウェハを裏返して良チップのパッドとウェハ上の
良チツプ領域のパッドとを配線接続してＷＳＩを形成す
る。

また、上記（３）の文献においてもＷＳＩの欠陥救済技
術について記載されている。その概要は、上記（１）、
　（２１と同様、ウェハ上の不良チップ領域を除去し、
その除去領域に良チップを埋設した後、チップ間を配線
接続してＷＳＩを形成する欠陥救済技術について説明さ
れている。

〔発明が解決しようとする課題〕

ところで、近年、半導体集積回路装置においては、大容
量化や高機能化が進められている。そして、それらによ
り素子の高集積化やチップの大形化か進められている。

しかし、チップか大形化されれば、ウェハ上に形成でき
るチップ領域の数も少なくなる。その上、チップか大形
化され、かつ素子が高集積化されれば、異物等に起図す
る不良発生率も高くなる。これらによって−枚のウェハ
から取得される良品チップの数か非常に低減することに
なる。すなわち、半導体集積回路装置の大容量化や高機
能化に伴って、コスト的に引き合うチップ歩留りの確保
か非常に困難になることか予想される。例えば高集積化
された半導体集積回路装置において欠陥密度か１個／ｃ
ａｒのような状態で２Ｏｎ＋ｍ角程度のチップを無欠陥
て製造てきる確率Ｙは次のようになる。すなわち、Ｙ＃
ｅ−’＝２％となる。しかし、これては、とても生産に
供することはできない。まして論ｆｆＬｓＩのマスクデ
パックの段階、すなわち論理検証の段階のような開発初
期の極低歩留り期におけるチップをその信頼度を確認す
るのに可能なだけ用意することは極めて困難である。し
たがって、このままではチップ歩留りを確保するために
、集積回路の性能を下げざるを得ないことになる。この
ような観点から半導体集積回路装置の今後の動向として
、如何にして確実性の高い欠陥救済を実現するかか重大
な課題となる。

また、近年、半導体集積回路装置においては、ＡＳＩＣ
等のようなカスタム製品の開発、製造が進められている
。ＡＳＩＣ等のようなカスタム製品は、ユーザーの要求
仕様に従って製造されたチップをユーザーの要求数だけ
製造する。このため、通常、品種は増えるが各品種に対
する生産数量は増えない。すなわち、量産効果による製
品のコストダウンは見込めないことになる。製品のコス
トは、チップ歩留りに大きく左右されることになる。

したがって、コスト的に引き合うチップ歩留りを確保す
るために、上記と同様、確実性の高い欠陥救済技術が必
要である。ところか、カスタム製品の場合には、品種か
変われば配線の接続状態等も変わるので、品種毎に不良
モード等も種々変化する。このため、例えば品種か変わ
る度に不良原因を解析しなければならないので、その不
良修正作業は非常に困難である。ましてチップ製造後に
、すなわち配線接続工程が終了した後に、不良原因を解
析するのは困難である。また、チップ製造後にチップ製
造の初期段階で発生した不良を修正するのは不可能に近
い。したかって、このままではチップ歩留りを確保する
ために、集積回路の性能を下げざるを得ないことになる
。このような観点から半導体集積回路装置の今後の動向
として、如何にして種々のチップの修正に対応できる適
用性の高い欠陥救済を実現するかか重大な課題となる。

ところが、上記（１）〜（３）の従来の技術においては
、チップ領域の欠陥救済については考慮されていないの
で、その従来技術のままではチップの欠陥救済技術とし
て適用できないという問題かあった。

本発明は上記課題に着目してなされたちのてあり、その
目的は、確実性の高い欠陥救済を実現することのできる
技術を提供することにある。

本発明の他の目的は、適用性の高い欠陥救済を実現する
ことのてきる技術を提供することにある。

本発明の他の目的は、集積回路の性能を下げることな（
、チップ歩留りを向上させることのできる技術を提供す
ることにある。

本発明の他の目的は、半導体集積回路装置の大容量化や
高機能化に対応することのできる技術を提供することに
ある。

本発明の他の目的は、半導体集積回路装置のカスタム化
に対応することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記述および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

すなわち、請求項１記載の発明は、ウェハ上のチップ領
域に所定の半導体集積回路素子を形成した後、第一次配
線工程によって同一回路機能を有する複数のマクロセル
を前記チップ領域内に規則的に配置するとともに、前記
マクロセルの内部に形成されたシフトレジスタ回路部を
介してマクロセル内の主回路部に接続されたテストパッ
ドを各マクロセルに規則的に配置し、統いて、前記チッ
プ領域内の各マクロセルの電気的特性を検査する際に、
前記テストパッドを通じて直列入力された検査データを
シフトレジスタ回路部を介して並列信号に変換してその
信号を主回路部に入力し、その検査データにより主回路
部から並列出力された検出データをシフトレジスタ回路
部を介して直列信号に変換してテストパッドに出力し、
その出力された検出データと期待値とを比較することに
よってマクロセルの良否を判定し、その判定結果に基づ
いてマクロセルの良否情報を作成し、その良否情報に基
づいて不良マクロセルを除去した後、その除去領域に良
マクロセルを埋設し、さらに第二次配線工程によってチ
ップ領域内のマクロセル間を接続してチップ領域内に所
定の半導体集積回路を形成する半導体集積回路装置の製
造方法とするものである。

請求項２記載の発明は、前記マクロセルをチップ領域内
に格子状に配置するとともに、前記マクロセルを検査す
る際、同一直線上に位置する複数のマクロセルを同時に
検査する半導体集積回路装置の製造方法とするものであ
る。

請求項３記載の発明は、前記良マクロセルを検査対象の
ウェハから取得する半導体集積回路装置の製造方法とす
るものである。

請求項４記載の発明は、前記不良マクロセルの除去領域
に良マクロセルを埋設する際、その良マクロセルの表面
位とその周囲のマクロセルの表面位とを同一高さに設定
する半導体集積回路装置の製造方法とするものである。

請求項５記載の発明は、前記不良マクロセルの除去領域
に良マクロセルを埋設する際、前記良マクロセルとその
周囲のマクロセルとの間に金属またはその化合物を埋め
込み良マクロセルを固定した後、前記金属またはその化
合物の埋め込み上部をマクロセル表面に合わせて平坦化
する半導体集積回路装置の製造方法とするものである。

請求項６記載の発明は、前記マクロセル間を接続する配
線の断面積をマクロセル内配線の断面積よりも大きくす
る半導体集積回路装置の製造方法とするものである。

請求項７記載の発明は、半導体層間に絶縁層を備えるＳ
ＯＩ構造の半導体ウェハのチップ領域内に形成されたマ
クロセルに対して前記電気的特性検査を行い、その結果
に基づいて不良マクロセルの外周に前記半導体ウェハの
主面側から前記絶縁層に達する主面側分割溝をフォトリ
ソグラフィ技術により形成する工程と、前記半導体ウェ
ハの裏面側から前記主面側分割溝に達する裏面側分割溝
を形成する工程とにより、前記不良マクロセルを取り出
した後、前記不良マクロセルの取り出し方法と同様にし
て前記半導体ウェハまたは他のＳＯＩ構造の半導体ウェ
ハから取り出した良マクロセルを前記不良マクロセルの
除去領域内に配置し固定する半導体集積回路装置の製造
方法とするものである。

請求項８記載の発明は、ウェハ上のチップ領域に所定の
半導体集積回路素子を形成した後、第一次配線工程によ
って同一回路機能を有する複数のマクロセルを前記チッ
プ領域内に規則的に形成するとともに、前記マクロセル
の内部に形成されたシフトレジスタ回路部を介してマク
ロセル内の主回路部に接続されたテストパッドを各マク
ロセルに規則的に形成し、統いて、゛前記チップ領域内
の各マクロセルの電気的特性を検査する際に、前記テス
トパッドを通じて直列入力された検査データをシフトレ
ジスタ回路部を介して並列信号に変換してその信号を主
回路部に入力し、その検査データにより主回路部から並
列出力された検出データをシフトレジスタ回路部を介し
て直列信号に変換してテストパッドに出力し、その出力
された検出データに基づいてマクロセル情報を作成し、
そのマクロセル情報に基づいて所定のマクロセルを除去
した後、所定の除去領域に異種の回路機能を有するマク
ロセルを埋設し、さらに第二次配線工程によってチップ
領域内のマクロセル間を接続してチップ領域内に所定の
半導体集積回路を形成する半導体集積回路装置の製造方
法とするものである。

本願の他の発明は、ウェハの主面側においてマクロセル
の周囲には、高精度の加工により主面側分割溝を形成し
、ウェハの裏面側においてマクロセルの周囲には、低精
度の加工により裏面側分割溝を形成してマクロセルを除
去する半導体集積回路装置の製造方法とするものである
。

本願の他の発明は、ＳＯＩ構造のウェハのチップ領域内
に複数のマクロセルを形成するためのマクロセル内配線
を形成する前に、前記チップ領域内に形成される各マク
ロセルの外周に、ウェハの主面側からウェハ内部の絶縁
層に達する主面側分割溝形成部材を予め設けておき、マ
クロセル除去工程に際してその主面側分割溝形成部材を
除去することによって、ウェハの主面側からウェハ内部
の絶縁層に達する主面側分割溝を形成する半導体集積回
路装置の製造方法とするものである。

本願の他の発明は、マクロセルの周囲に形成された主面
側分割溝および裏面側分割溝により、良マクロセルと不
良マクロセルとの位置精度が形成されるように分割溝を
形成する半導体集積回路装置の製造方法とするものであ
る。

〔作用〕

上記した請求項１記載の発明によれば、ウェハプロセス
中の初期の段階、すなわち、微細・高集積なために不良
発生率の高い段階に、チップ領域内の不良部分だけを除
去してその部分を容易に修正することが可能となる。し
たがって、例えば次のようにできる。すなわち、まず、
第一次配線工程まで最先端のプロセス技術でチップ領域
内にマクロセルを形成する。次いで、不良マクロセルが
発生した場合にはそれを除去する。統いて、不良マクロ
セルを除去した領域に最先端のプロセス技術で製造され
た良マクロセルを配置する。このようにすることにより
、半導体集積回路の性能を下げることなく、欠陥救済を
確実に行うことかでき、チップ歩留りを向上させること
か可能となる。また、チップ領域内に所定の半導体集積
回路か形成される前の段階、すなわち、チップ領域か所
定の半導体集積回路として機能を有する前の段階に、し
かも不良が発見された直後に不良修正を行うので、適用
性および確実性の高い欠陥救済を実現することが可能と
なる。

上記した請求項２記載の発明によれは、マクロセルの検
査に際して複数のマクロセルを同時に検査することによ
り、チップ領域内の全マクロセルの検査を短時間て行う
ことか可能となる。

上記した請求項３記載の発明によれば、不良マクロセル
の除去領域に埋設する交換用の良マクロセルを同一ウェ
ハから取得することにより、その良マクロセルとチップ
領域内の他のマクロセルとにおける素子等の電気的特性
を近似させることか可能となる。

上記した請求項４記載の発明によれば、不良マクロセル
の除去領域に埋設する交換用の良マクロセルとそのＩｆ
ｌＷｉのマクロセルとの表面位を同一高さに設定するこ
とにより、その良マクロセルを不良マクロセルの除去領
域に埋設した際、その良マクロセルとその周囲のマクロ
セルとの間に、それらのマクロセルの表面位の差に起因
する段差が生じない。このため、その段差に起因するマ
クロセル間を接続するセル間配線の断線等を防止するこ
とが可能となる。

上記した請求項５記載の発明によれば、不良マクロセル
の除去領域に埋設した交換用の良マクロセルとその周囲
のマクロセルとの間の溝に埋め込まれた材料の上部を平
坦化することにより、不良マクロセルの除去領域に埋設
した良マクロセルとその周囲のマクロセルとの間の溝に
埋め込まれた材料に起因する段差が生じない。このため
、その段差に起因するセル間配線の断線等を防止するこ
とが可能となる。

上記した請求項６記載の発明によれば、マクロセル間を
接続するセル間配線の断面積をマクロセル内のセル内配
線の断面積よりも大きくすることにより、比較的配線長
が長くなるセル間配線の配線抵抗の増大を抑制すること
かてきる。すなわち、配線遅延等を抑制することが可能
となる。その上、セル間配線の異物感度が緩和されるの
で、第二次配線工程における配線不良を低減することが
可能となる。

上記した請求項７記載の発明によれば、主面側分割溝を
フォトリソグラフィ技術の精度て形成するので、不良マ
クロセルの除去領域または良マクロセルの外形寸法精度
等を極めて高くすることかでき、それら寸法等の再現性
も良好にすることができる。また、例えば裏面側分割溝
をエツチングにより形成する際に、ＳＯＩ構造のウェハ
の絶縁層をストッパ層とすることにより、主面側分割溝
の寸法精度を低下させることもない。すなわち、裏面側
分割溝の形成する際に、不良マクロセル除去領域の寸法
や良マクロセルの寸法精度を低下させることもない。さ
らに、裏面側分割溝の加工精度は主面に比較して低くて
良いのて、主面側分割溝よりも粗い加工が可能となり、
加工方法にも選択の余地が生じる。

上記した請求項８記載の発明によれば、異種の回路機能
を有するマクロセルをチップ領域内に配置することによ
り、半導体集積回路の論理を変更したり、半導体集積回
路の機能を拡張したりすることが可能となる。

〔実施例１〕 第１図は本発明の一実施例である半導体集積回路装置の
製造方法を示す工程図、第２図は第一次配線工程終了直
後のチップ領域を示すウェハの全体平面図、第３図は第
２図に示したチップ領域の拡大平面図、第４図は第３図
に示したチップ領域内に形成されたマクロセルの拡大平
面図、第５図および第６図はテストパッドをずらして配
置した理由を説明するためのマクロセルの拡大平面図、
第７図は第４図に示したマクロセル内に形成されたシフ
トレジスタ回路部を示す回路図、第８図はシフトレジス
タ回路部の同期を取るためのクロック信号のタイミング
チャート、第９図はシフトレジスタ回路部の動作時にお
ける制御線の信号レベルを示す図、第１０図は入力用シ
フトレジスタの記号図、第１１図は第１０図に示した入
力用シフトレジスタの内部回路図、第１２図は出力用シ
フトレジスタの記号図、第１３図は第１２図に示した出
力用シフトレジスタの内部回路図、第１４図は第一次配
線工程終了直後のウェハの要部断面図、第１５図はマク
ロセル検査工程におけるチップ領域の拡大平面図、第１
６図はマクロセル検査方法の変形例を示すチップ領域の
拡大平面図、第１７図はマクロセル検査工程におけるマ
クロセルの拡大平面図、第１８図はマクロセル検査工程
におけるウェハの要部断面図、第１９図は不良マクロセ
ルを示すチップ領域の拡大平面図、第２０図は不良マク
ロセル除去工程におけるウェハの要部断面図、第２１図
は不良マクロセル除去領域に良マクロセルを配置する際
のウェハの要部断面図、第２２図は不良マクロセル除去
領域に良マクロセルを埋設した状態を示すウェハの要部
断面図、第２３図は第二次配線工程終了直後のウェハの
要部断面図である。

本実施例１においては、例えば論理ＬＳＩチップを製造
する方法について説明する。ただし、対象とする半導体
集積回路は論理ＬＳＩに限定されるものではなく種々変
更可能である。

第１図に本実施例１の半導体集積回路装置の製造工程を
示す。本実施例１の半導体集積回路装置の製造工程は、
例えば次のへ工程を有している。

すなわち、ウェハ製造工程１、拡散工程２、第一次配線
工程３、マクロセル検査工程４、不良マクロセル交換工
程５、第二次配線工程６、ウェハテスト工程７、ウェハ
スクライブ工程８である。

以下、本実施例１においては、まず、第一次配線工程３
が終了した後のウェハおよびウェハに形成されたチップ
領域を第１図〜第１１図により説明する。

第一次配線工程３が終了した後のウェハを第２図に示す
。ウェハ９は、例えば単結晶シリコン（Ｓｉ）からなる
。ウェハ９の直径は、例えば６インチ程度である。ウェ
ハ９の主面上には、例えば３２１１のチップ領域１０が
配置されている。各チップ領域１０の大きさは、例えば
２０ｍｍＸ　２０ｍｍ程度である。

そのチップ領域１０の拡大平面図を第３図に示す。各チ
ップ領域１０内には、例えば４００個のマクロセル１１
が格子状に配置されている。各マクロセル１１の大きさ
は、例えば１ｍｍＸ１ｍｍ程度である。各マクロセル１
１には、同一機能を有するセル内回路（主回路部）か形
成されている。ただし、この段階においては、各マクロ
セル１１間は配線接続されていない。すなわち、各マク
ロセル１１内に形成されたセル内回路はそれそ・れ回路
的に独立した状態になっている。なお、本実施例１にお
いては図示しないか、各マクロセル１１の外周には、各
マクロセル１１の半導体集積回路素子間を電気的に分離
するだめの絶縁体が形成されている。

そのマクロセル１１の拡大平面図を第４図に示す。マク
ロセル１１の中央には、例えばセル内回路領域１２が配
置されている。セル内回路領域１２には、例えば３にゲ
ート程度のゲートアレイ等のようなセル内回路が形成さ
れている。ただし、セル内回路はゲートアレイに限定さ
れるものではな（種々変更可能である。例えばセル内回
路は、１６Ｋｂ〜６４Ｋｂ程度のＳ　ＲＡ　Ｍ　（Ｓｔ
ａｔｉｃ　ＲＡＭ）やアナログ機能を有する回路でも良
い。セル内回路領域１２の外周には複数の入出力回路領
域１３が配置されている。各入出力回路領域１３には、
人出力バッファ等のような所定の入出力回路が形成され
ている。また、各入出力回路領域１３には、パッド１４
が配置されている。パッド１４は、後述する第二次配線
工程６においてマクロセル１１間を相互接続するための
パッドである。パッド１４′の数Ｎは、ゲート数をＧと
するとレンツ則から、例えばＮ＝１．９Ｇ”となる。す
なわち、例えばＧ＝３０００ゲートとすると、パッド数
Ｎ＝２３２個となる。したがって、各マクロセル１１に
は少なくとも２３２個のパッド１４が形成されている。

ところで、本実施例１においては、後述するマクロセル
検査工程４において各マクロセル１１の電気的特性をブ
ローμ等により検査する。しかし、１　ｏｈｍ角という
微細なマクロセル１１間の２３２個のパッド１４に対し
てプローブ針を当接するのは不可能である。Ｅ　Ｂ　（
Ｅｌｅｃｔｒｏｎ　Ｂｅａｍ）テスタを用いても同様で
ある。そこで、本実施例１においては、スキャンテスト
法を応用することによってその問題を解決している。−
船釣なスキャンテスト法については、例えばリアライズ
社（ＲＥＡＬＩＺＥ・ＩＮＣ，）　、昭和５９年２月２
９日発行、［カスタムＬＳＩ応用設計ハンドブックＪ　
Ｐ１５０〜ＰＩ３４や特開昭５７−６９３４９号公報に
記載があるのでここでは省略する。本実施例１において
は、テストパッド１５とセル内回路との間に後述するシ
フトレジスタ回路部が介在されている。そして、結果と
して本実施例１においては、少数個（例えば５〜１１１
１程度）のテストパッド１５を通じてセル内回路の電気
的特性を検査することが可能になっている。以下、まず
、テストパッド１５について説明した後、シフトレジス
タ回路部について説明する。

各テストパッド１５は、例えば各マクロセル１１のセル
内回路領域１２上に配置されている。テストパッド１５
の数は、例えば５〜１１ｍ程度である。この程度のパッ
ド数であれば、１ｍｍ角のマクロセル１１上であっても
プローブ針を当接するのに充分な大きさのテストパッド
１５を形成することが可能である。各テストパッド１５
の大きさは、例えば５０８ｍＸ５０μｍ程度である。テ
ストパッド１５はマクロセル１１上に規則的に配置され
ている。すなわち、本実施例１においては、マクロセル
１１がチップ領域１０内に規則的に配置され、かつテス
トパッド１５が各マクロセルｌｌ内に規則的に配置され
ている。その結果、マクロセル１１の検査に際し、各マ
クロセル１１のテストパッド１５に対してプローブ針を
規則的に当接することが可能になっている。したがって
、全マクロセルＩＩの検査を速やかに、かつ能率的に行
えるようになっている。

また、本実施例１においては、例えば第４図に示すよう
に、テストパッド１５をずらして配置している。これは
、次の理由による。マクロセル１１の検査に際してテス
トパッド１５にプローブ針が当接されるとテストパッド
！５の上部がへこみ、その部分に段差が生じる。ところ
が、そのようなテストパッド１５の直上層にマクロセル
１１間を接続するためのセル間配線を形成すると、その
セル間配線がテストパッド上面の段差によって断線する
場合がある。これを防止するため、第５図に示すように
、セル間配線１６をテストパッド１５間上に形成するこ
とが考えられる。しかし、テストパッド１５を単純に一
列に配列してしまうとテストパッド１５間が狭くなり、
その間に配置できるセル間配線１６の数が少なくなって
しまう。そこで、本実施例１においては、第６図に示す
ように、テストパッド１５の位置をずらすことにより、
隣接するテストパッド１５の間隔を確保している。

その結果、隣接するテストパッド１５間に形成できるセ
ル間配線１６の数を増加させるようにしている。

次に、上記したシフトレジスタ回路部について説明する
。シフトレジスタ回路部は、第４図に示した入出力回路
領域１３の外周に配置されている。

第７図に示すように、シフトレジスタ回路部１７は、複
数のシフトレジスタ１８が配線りによって直列に接続さ
れ構成されている。

配線ＣＫＯ，ＣＫＩは、第８図に示すようなりロック信
号を各シフトレジスタ１８に伝送するための配線である
。

また、第７図に示す配線ＴＭ、Ｏ３は、シフトレジスタ
回路部１７の動作を制御するための制御線である。配線
ＴＭには、シフトレジスタ回路部１７をテストモードに
変換するための信号が伝送されるようになっている。配
線Ｏ８には、セル内回路からの検出データをシフトレジ
スタ１７にセットするための信号が伝送されるようにな
っている。シフトレジスタ回路部１７の動作時における
制御線の信号レベルを第９図に示す。

第７図に示すシフトレジスタ１８には、入力用シフトレ
ジスタと出力用シフトレジスタとがある。

第１０図に入力用シフトレジスタ１８ａの記号を示す。

配線Ｓｌはシフトイン配線、配線ＳＯはシフトアウト配
線である。これら配線ＳＴ、Ｓｏは、第７図に示した配
線りにあたる。配線ＧＯはセル内回路と接続されている
。第１１図に入力用シフトレジスタ１８ａの内部回路を
示す。配線ＣＫＩ。

ＣＫＯは、それぞれＡＮＤ１９ａ、１９ｂの入力に接続
されている。また、配線Ｏ８もＡＮＤ　１９ａ、１９ｂ
の他の入力に接続されている。ＡＮＤ１９ａ、１９ｂの
出力は、それぞれＡＮＤ２０　ａ。

２０ｂの入力に接続されている。配線ＳｌはＡＮＤ２０
ａを介してフリップフロップ（以下、Ｆ／Ｆと略す）２
１ａに接続されている。Ｆ／Ｆ　２１ａの出力はＡＮＤ
２０ｂを介してＦ／Ｆ　２　ｌ　ｂに接続されている。

Ｆ／Ｆ２１ｂの出力は、ＡＮＤ２２の入力および配線Ｓ
Ｏに接続されている。配線ＴＭはＡＮＤ２２およびＡＮ
Ｄ２３の入力に接続されている。ＡＮＤ２２．２３の出
力は０Ｒ２４を介して配線ＧＯに接続されている。すな
わち、配線Ｏ８に“Ｌ“信号を入力するとＡＮＤ　１９
　ａ。

１９ｂか動作してＡＮＤ２０ａ、２０ｂｌ：クロック信
号が伝送されるようになっている。そして、配線Ｓｌか
ら入力された検査データはそのクロック信号に同期して
Ｆ／Ｆ２１ａ、２］ｂにシフトインされるようになって
いる。この際、配線ＴＭに“Ｈ”信号を入力すると、Ａ
ＮＤ２２が動作してセル内回路に検査データを入力する
ようになっている。一方、配線Ｏ８に“Ｈ”信号を入力
するとＡＮＤ１９ａ、１９ｂは非動作となり、検査デー
タはシフトしないようになっている。

次いて、第１２図に圧力用シフトレジスタ１８ｂの記号
を示す。配線Ｇ１はセル内回路に接続されている。第１
３図に出力用シフトレジスタ１８ｂの内部回路を示す。

配線ＳＩはＡＮＤ２５の入力に接続されている。配線Ｏ
８はＡＮＤ２５およびＡＮＤ２６の入力に接続されてい
る。ＡＮＤ　２５．２６の出力は０Ｒ２７を介してＡＮ
Ｄ　２８　ａの入力に接続されている。ＡＮＤ　２８　
ａの他の入力には配線ＣＫＩが接続されている。ＡＮＤ
２８ａの出力はＦ／Ｆ２１ａを介してＡＮＤ　２８　ｂ
の入力に接続されている。ＡＮＤ２８ｂの他の入力には
配線ＣＫＯか接続されている。ＡＮＤ　２８　ｂの出力
はＦ／Ｆ　２　ｌ　ｂを介して配線ＳＯに接続されてい
る。セル内回路に接続された配線（、Ｉは、バッファ２
９を介してＡＮＤ２６の入力およびバッド１４に接続さ
れている。すなわち、配線Ｏ８に“Ｌ″信号を入力する
とＡＮＤ２５が動作し、配線ＳＴから入力された検査デ
ータかクロック信号に同期してＦ／Ｆ２１ａ、２１ｂに
シフトインされるようになっている。一方、配線Ｏ８に
“Ｈ“信号を入力するとＡＮＤ２５は非動作となり、代
わりにＡＮＤ２６か動作して配線Ｇｌに伝送されたセル
内回路からの検出データがクロック信号に同期してＦ／
Ｆ２１ａ、２１ｂにシフトインするようになっている。

゛この段階て、再び、配線Ｏ３に“Ｌ“信号入力すると
、出力用シフトレジスタ１８ｂから検出データが配線Ｓ
Ｏに出力するようになっている。なお、配線ＴＭ、Ｏ３
の信号レベルかともに“Ｌ“レベルの際には、シフトレ
ジスタ回路部１７は動作しないようになっている。

このように本実施例１においては、テストバッド１５お
よび配線りを通じて直列入力された検査データをシフト
レジスタ回路部１７を介して並列信号に変換してセル内
回路に伝送することが可能になっている。また、セル内
回路から並列出力された検出データをシフトレジスタ回
路部１７を介して直列信号に変換し、その信号をテスト
パッド１５から取り出すことが可能になっている。この
ため、例えば５〜１１個程度の少数個のテストパッド１
５を通じてセル内回路の検査を行うことが可能になって
いる。

次に、本実施例１の半導体集積回路装置の製造方法を第
１図〜第２５図により説明する。

まず、第１図に示した拡散工程２おいて、例えばＭＯＳ
　−ＦＥＴ等のような半導体素子のソース、ドレイン領
域を形成する。その後、第一次配線工程３においては、
上記半導体素子間を結線してウェハ９のチップ領域１０
内に上記したマクロセル１１を形成する。本実施例１に
おいては、上記したようにマクロセル１１をチップ領域
ｌＯ内に、例えば格子状に配置する。その際のウェハ９
の要部断面図を第１４図に示す。図の破線はマクロセル
１１の境界を示している。上記したセル内回路および入
出力回路等は、セル内配線３０によって形成されている
。セル内配線３０の寸法は、例えば次の通りである。す
なわち、配線幅は２μｍ程度、配線厚は０．５μｍ程度
、配線ピッチは２．５μｍ程度である。

統いて、マクロセル検査工程４においては、例えばブロ
ーμにより各マクロセル１１の電気的特性を検査する。

検査項目は、例えば次の通りである。すなわち、ＤＣフ
ァンクションテスト、入出力端子のＤＣパラメータテス
ト、ＡＣスイッチングテスト等である。検査は、例えば
第１５図に示すように、プローブカード３１ａを各マク
ロセル１１に移動して行う。また、マクロセル１１か格
子状に配置されていることを利用して、例えば次のよう
にしても良い。すなわち、第１６図に示すように、長手
状のプローブカード３１ｂによって列方向に沿って配置
された複数のマクロセル１１を同時に検査しても良い。

この場合、マクロセル１１毎に検査を行う場合よりも検
査時間を短縮することが可能となる。第１７図および第
１８図にマクロセル検査工程４におけるプローブ針３２
の状態を示す。検査に瞭しては、まず、プローブ針３２
をテストパッド】５に当接する。統いて、検査データを
テストパッド１５から上記したシフトレジスタ回路部１
７（第７図参照）を介してセル内回路に入力する。そし
て、その検査データによりセル内回路からシフトレジス
タ回路部１７を介してテストパッド１５に出力された検
出データと期待値とを比較する。その比較情報に基づい
てそのマクロセル１１の良否を判定する。この際、マク
ロセル１１の良否情報を作成する。その良否情報には、
不良マクロセルや良マクロセルの位置床□標等の情報が
記されている。第１９図に検査の結果不良と判定された
不良マクロセルｌｌａを斜線で示す。

次いで、不良マクロセル交換工程５においては、例えば
次の処理を行う。

まず、不良マクロセルｌｌａを、第２０図に示すように
、ウェハ９の主面からＦ　Ｉ　Ｂ　（ＦｏｃｕｓｅｄＩ
ｏｎ　Ｂｅａｍ）加工法等によって精度良く、かつ可及
的速やかに除去する。この際のＦＩＢの液体金属イオン
源は、例えばガリウム（Ｇａ）である。また、加速エネ
ルギーは、例えば３０ＫｅＶ程度である。また、除去領
域の深さは、例えば２０μｍ程度である。ただ゛し、不
良マクロセルｌｌａはウェハ９の裏面か、ら除去しても
良いし、ウェハ９の両面から除去しても良い。また、不
良マクロセル１１ａの除去処理はＦＩＢ加工法に限定さ
れるものではない。すなわち、不良マクロセルＩｌａを
速やかに除去でき、かつ周囲の他のマクロセルｌｌに損
傷を与えない加工法ならば種々変更可能である。例えば
化学的な加工法や機械的な加工法あるいは超音波を使用
した加工法等でも良い。また、これらの加工法とＦＩＢ
加工法とを組み合わせても良い。・ 不良マクロセルｌｌａを除去した後゛、第２１図に示す
ように、交換′用の良マクロセルｌｌｂを不良マクロセ
ルｌｌａの除去領域に配置する。交換用の良マクロセル
ｌｌｂは他のウェハから取得しても良いし、同一のウェ
ハ９から取得しても良い。

交換用の良マクロセルｌｌｂを同一のウェハ９から取得
する場合には、例えば次のようにしても良い。すなわち
、その交換用の良マクロセルＩｌｂを取得するための交
換用マクロセル領域（図示せず）を各チップ領域ｌＯの
近傍に配置しておく。

そして、不良マクロセルｌｌａの交換に際しては不良マ
クロセルｌｌａが発生したチップ領域ｌＯの近傍におけ
る交換用マクロセル領域内から交換用の良マクロセルｌ
ｌｂを取得する。その結果、不良マクロセルｌｌａの除
去領域に埋設した交換用の良マクロセルｌｌｂと、その
他のマクロセル１１との素子等の電気的特性を近似させ
ることが可能となる。

交換用の良マクロセルｌｌｂは、例えばＦＩＢ加工法等
によりウェハ９から取得し、裏面研磨等によりその厚さ
を設定する。その際、交換用の良マクロセルｌｌｂの厚
さは、不良マクロセル１１ａの除去領域の深さと同一に
する。これにより、交換用の良マクロセルｌｌｂを除去
領域に埋設した際、交換用の良マクロセルｌｌｂの表面
位とその周囲のマクロセル１１の表面位とか同一高さと
なる。したがって、交換用の良マクロセルｌｌｂとその
周囲のマクロセル１１との境界部に段差か生じない。そ
の結果、その段差に起因するセル間配線１６の断線等を
防止することか可能となる。

交換用の良マクロセルＩｌｂを不良マクロセル１１ａの
除去領域に配置した後、第２２図に示すように、交換用
の良マクロセルｌｌｂとその周囲のマクロセル１１との
間の溝を埋め込む。溝埋め込みは、例えば光ＣＶＤ法に
より行う。すなわち、例えばモリブデンカルホニウムを
低温１５０　’Ｃ前後てレーザ熱分解することにより、
溝部分を埋め込む。この際、例えば埋め込みの終点検出
を行うことによって溝埋め込み処理を自動化する。とこ
ろて、溝埋め込みを行うと、埋め込み上部３３か隆起し
てしまう。しかし、これはセル間配線１６の断線を誘発
する。そこで、本実施例１においては、溝埋め込み処理
後、例えばモニタリングしながら埋め込み上部３３をＦ
ＩＢ加工法等により削り、その部分を平坦化する。以上
のようにしてチップ領域１０内に良のマクロセル１１の
みを配置することが可能となる。すなわち、この段階ま
で、良のチップ領域１０のみをウェハ９上に形成するこ
とが可能となる。

その後、第二次配線工程６においては、各マクロセル１
°１間をセル間配線１６によって接続する。

そして、チップ領域１０内に所定の論理ＬＳＩを形成す
る。その際のウェハ９の要部断面図を第２３図に示す。

この際のセル間配線１６の寸法は、例えば次の通りであ
る。すなわち、配線幅は４μｍ程度、配線厚は１μｍ程
度、配線ピッチは５μｍ程度である。本実施例１におい
ては、例えばセル間配線１６の寸法を上記したセル内配
線３０の寸法より大きく設定している。これは、例えば
次の二つの理由からである。第一は、セル間配線１６の
配線抵抗を低減するためである。セル間配線１６は、マ
クロセル１１間を接続するのでセル内配線３０よりも配
線長が長くなる。しかし、配線長か長くなれば配線抵抗
も増大する。そこで、セル間配線１６の寸法をセル内配
線３０の寸法よりも大きく設定することにより、配線抵
抗を低減している。第二は、第二次配線工程６終了後に
おける配線不良を低減するためである。すなわち、セル
間配線１６の異物感度を緩和することによって、第二次
配線工程６中における配線不良の発生を低減するためで
ある。この結果、不良マクロセル交換工程５以降の配線
不良に起因するチップ歩留りの低下を抑制することか可
能となる。ところで、交換用の良マクロセルｌｌｂは、
後からウェハ９に埋設したのて多少位置ずれか生じてい
る。しかし、その位置ずれによって交換用の良マクロセ
ル１１ｂとチップ領域１０内の他のマクロセル１１とが
接続できない場合か生じる。そこで、本実施例１におい
ては、例えば電子線直接描画装置によって配線パターン
をフォトレジストに転写する前に、例えば次のようなデ
ータ処理を行う。すなわち、まず、不良マクロセルｌｌ
ａの除去領域に埋設された交換用の良マクロセルｌｌｂ
の位置デ−夕を作成する。次いで、そのデータに基づい
て位置ずれ補正データを作成する。そして、その位置ず
れ補正データに基づいて電子線直接描画装置の配線パタ
ーンデータを修正する。また、セル間配線１６の接続不
良を防止する他の方法として、例えばパッド１４の平面
寸法を位置ずれ分を見込んで初めから大きめに設定して
おいても良い。

統いて、ウェハテスト工程７においては、各チップ領域
１０毎に論理ＬＳＩの電気的特性を検査する。そして、
各チップ領域１０の良否を判定する。その後、ウェハス
クライブ工程８を経てウェハ９から良のチップ領域１０
を分割してチップ製造を終了する。

このように本実施例１によれば、以下の効果を得ること
が可能となる。

（１）、ウェハプロセス中の初期の段階、すなわち、微
細・高集積なために不良発生率の高い段階にチップ領域
１０内の不良部分だけを除去してその部分を容易に修正
することが可能となる。したがって、例えば次のように
てきる。すなわち、まず、最先端のプロセス技術によっ
てチップ領域１０内に高集積、かつ高性能のマクロセル
１１を形成する。次いで、マクロセル１１を検査して不
良は除去する。統いて、不良マクロセルｌｌａに代えて
最先端のプロセス技術によって作成された良マクロセル
ｌｌｂをチップ領域１０内に配置する。すなわち、この
段階まで、チップ領域ｌＯを最先端のプロセス技術によ
って作成された高集積、かつ高性能のマクロセル１１に
よって構成することか可能となる。その後、マクロセル
１１間を接続して大規模論理ＬＳＩをチップ領域１０内
に形成する。このようにすることにより、論理ＬＳＩの
性能を下げることなく、欠陥救済を確実に行うことがで
き、チップ歩留りを向上させることが可能となる。

（２）、上記（１１により、半導体集積回路装置の大チ
ップ・高集積化に起因するチップ歩留りの低下を抑制す
ることが可能となる。したがって、半導体集積回路装置
の大容量化や高機能化に対応することが可能となる。こ
のため、例えばコンピュータシステムの１チツプ化を促
進することも可能となる。

（３）、チップ領域１０内に論理ＬＳＩが形成される前
の段階、すなわち、チップ全体が所定の半導体集積回路
としての機能を有する前の段階に、しかも不良か発見さ
れた直後に不良修正を行うので、適用性および確実性の
高い欠陥救済を実現することか可能となる。

（４）、上記（３）により、半導体集積回路のカスタム
化に対応することが可能となる。

（５）、上記（２１，（３１により、大規模論理ＬＳＩ
における開発初期の低歩留り期においてもその論理の検
証を推進することが可能となる。

（６）、マクロセル１１およびテストパッド１５を規則
的に配置したことにより、チップ領域１０内の全マクロ
セル１１の検査を短時間で行うことが可能となる。特に
、マクロセル１１を格子状に配置し、マクロセル検査工
程４に際して同一直線上に位置する複数のマクロセル１
１を同時に検査することにより、チップ領域ｌＯ内の全
マクロセル１１の検査をさらに短時間で行うことが可能
となる。

（７）、テストパッド１５を通じて入力された検査デー
タをシフトレジスタ回路部１７を介して並列信号に変換
してその信号をセル内回路に入力し、その検査データに
よりセル内回路から並列出力された検出データをシフト
レジスタ回路部１７を介して直列信号に変換してテスト
パッド１５に出力することにより、テストパッド１５の
数を大幅に低減することが可能となる。このため、テス
トパッド１５の大きさをプローブ検査するのに必要な大
きさに設定することが可能となる。この結果、高集積、
かつ微細なマクロセル１１の電気的特性を検査すること
が可能となる。

（８）、交換用の良マクロセルｌｌｂを不良マクロセル
ｌｌａを除去したウェハ９から取得することにより、交
換用の良マクロセルｌｌｂとチップ領域１０内の他のマ
クロセル１１との素子等の電気的特性を近似させること
が可能となる。

（９）、交換用の良マクロセルｌｌｂとその周囲のマク
ロセル１１との表面位を同一高さに設定することにより
、それらマクロセル１１．ｌｌｂの間に段差が生じない
。このため、その段差に起因するセル間配線１６の断線
等を防止することが可能となる。

頭、交換用の良マクロセルｌｌｂとその周囲のマクロセ
ル１１との間にモリブデンカルボニウム等を埋め込み、
交換用の良マクロセルｌｌｂを固定した後、その埋め込
み上部３３を平坦化することにより、その埋め込み上部
３３に起因する段差が生しない。このため、その段差に
起因するセル間配線１６の断線等を防止することが可能
となる。

αＤ、セル間配線１６の断面積をセル内配線３０の断面
積よりも大きく設定することにより、比較的配線長が長
くなるセル間配線１６の抵抗増大を抑制することが可能
となる。すなわち、配線遅延等を抑制することが可能と
なる。その上、セル間配線１６の異物感度か緩和される
のて、セル間配線１６の不良を低減することか可能とな
る。

０ｚ、上記（９）〜αυにより、不良マクロセル交換工
程５以降の配線不良を低減することが可能となる。

すなわち、不良マクロセル交換工程５以降の配線不良に
起因するチップ歩留りの低下を抑制することか可能とな
る。

α３．上記（２）、α２により、製品コストを低減する
ことか可能となる。

〔実施例２〕 第２４図は本発明の他の実施例である半導体集積回路装
置の製造方法を示す工程図、第２５図は第一次配線工程
終了直後のウェハの要部断面図、第２６図および第２７
図はウェハ主面側分割溝形成工程を説明するだめのウェ
ハの要部断面図、第２８図は第２７図に示したウェハの
要部平面図、第２９図はウェハ裏面側分割溝形成工程を
説明するためのウェハの要部断面図、第３０図はウニノ
ー裏面側分割溝形成方法の変形例を説明するためのウェ
ハの要部断面図、第３１図は不良マクロセル除去工程終
了直後のウェハの要部断面図、第３２図は交換用良マク
ロセルの組み込み工程を説明するためのウェハの要部断
面図、第３３図は良マクロセル固定工程を説明するため
のウェハの要部断面図、第３４図はウェハ主面側溝埋め
込み工程を説明するためのウェハの要部断面図、第３５
図はウェハ主面側平坦化工程終了直後のウェハの要部断
面図である。

本実施例２０半導体集積回路装置の製造工程を第２４図
に示す。不良マクロセル交換工程５以外の工程は前記実
施例１と同一である。不良マクロセル交換工程５は、例
えば工程５ａ〜５ｇの七工程を育し・ている。

以下、本実施例２の半導体集積回路装置の製造方法を第
２４図に示す工程に従って第２５図〜第３５図により説
明する。

第一次配線工程３の終了直後におけるウェハ９の要部断
面図を第２５図に示す。本実施例２のウェハ９は、例え
ばＳ　ＯＩ　（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔ
ｏｒ）構造のウェハである。半導体層９ａは、例えば単
結晶Ｓｉからなる。半導体層９ａの上には、絶縁層（ウ
ェハ内部の絶縁層）９ｂか形成されている。絶縁層９ｂ
は、例えばＳ　ｉＯ＊からなり、その厚さは、例えば０
．５μｍ程度である。絶縁層９ｂの上には、半導体層９
Ｃか形成されている。半導体層９Ｃは、例えば単結晶Ｓ
ｉからなり、例えば、エピタキシャル成長方によって形
成されている。半導体層９Ｃには、半導体集積回路素子
か形成されており、その層厚は、例えば２〜３μｍ程度
である。また、半導体層９Ｃには、マクロセル間素子分
離用の絶縁体（主面側分割溝形成部材）３４が各マクロ
セル１１の外周に沿って形成されている。絶縁体３４は
、例えばＳ　ｉ　Ｏ＊からなる。

絶縁体３４の幅は、例えば０．５μｍ程度てあり、絶縁
体３４の深さは絶縁層９ｂよりも僅かに深い位置にまで
達している。半導体層９Ｃの上には、多層配線層９ｄが
形成されている。多層配線層９ｄには、セル内配線３０
か形成されている。多層配線層９ｄの厚さは、例えは３
〜５μｍ程度である。多層配線１９ｄを含めたウェハ９
の厚さは、例えば５００μｍ程度である。なお、第２５
図の破線はマクロセル１１の境界を示している。

このようなウェハ９に対してマクロセル検査工程４にお
いては、前記実施例１と同様に、各マクロセル１１のテ
ストパット１５にプローブ針３２（第１８図参照）を当
接して各マクロセル１１の良否を判定する。この際、例
えば不良マクロセル１１ａの位置データ等を電子線直接
描画装置（図示せず）のパターンデータ格納領域内に伝
送する。

次いで、不良マクロセル交換工程５においては、第２４
図に示す工程５ａ〜５ｆに従って不良マクロセルｌｌａ
を後述する交換用の良マクロセルに交換する。

ウェハ主面側分割溝形成工程５ａにおいては、次の処理
を行う。

まず、第２６図に示すように、多層配線層９ａの上に、
例えば電子線直接描画用のレジスト３５を塗布した後、
そのレジスト３５を電子線直接描画法によりパターンデ
ータする。この際のパターンデータは、上述の不良マク
ロセルｌｌａの位置データに基づいて自動的に作成する
。すなわち、不良マクロセルｌｌａの外周に位置するレ
ジスト部分のみを除去する。レジスト除去領域の輻は、
例えば２〜３μｍ程度である。

統いて、第２７図に示すように、レジスト３５をマスク
として主面側Ｕ溝（主面側分割溝）３６を形成する。主
面側Ｕ溝３６は、例えばＳｉ○。

のみを選択的にエツチングするように条件設定したＲＩ
Ｅ法等により、レジスト除去領域下部の多層配線層９ｄ
およびマクロセル間素子分離用の絶縁体３４をエツチン
グ除去して形成する。この処理後のウェハ９の平面図を
第２８図に示す。第２８図に示すように、不良マクロセ
ルｌｌａの外周のみに主面側Ｕ溝３６を形成する。この
ように本実施例２においては、主面側Ｕ溝３６をフォト
リソグラフィ技術の加工精度で形成する。このため、主
面側Ｕ溝３６の平面および断面形状や加工寸法、不良マ
クロセルｌｌａの除去領域の寸法等を極めて高精度（±
０．１μｍ）に加工することかできる。

そして、主面側Ｕ溝３６の形状や寸法、不良マクロセル
ｌｌａの除去領域の寸法等を良好に再現することができ
る。したがって、後述する交換用の良マクロセルの位置
合せや組み込みを常に極めて良好に行うことが可能とな
る。

次いで、ウェハ裏面側分割溝形成工程５ｂにおいては、
第２９図に示すように、ウェハ９の裏面側から主面側Ｕ
溝３６に達する裏面側Ｕ溝（裏面側分割溝）３７を形成
する。裏面１１１Ｕ溝３７を形成するには、図示しない
レジストをマスクとして、例えばＳｉのみを選択的にエ
ツチングするように条件設定したＲＩＥ法等により形成
する。ところで、ウェハ９を構成する絶縁層９ｂはＳｔ
ｏｗ等からなるので、裏面側Ｕ溝３７を形成する際にエ
ツチングストッパ層として作用する。このため、裏面側
Ｕ溝３７を形成する際に、主面側Ｕ溝３６の断面形状が
変形したり、主面側Ｕ溝３６の加工寸法や不良マクロセ
ル除去領域の加工寸法等が変動したりすることもない。

したがって、交換用の良マクロセルの位置合わせや組み
込みの優位性か損なわれることもない。また、裏面側Ｕ
溝３７を形成する際、絶縁層９ａによりマクロセル１１
および不良マクロセルｌｌａ内の半導体集積回路素子に
損傷を与えるということもない。したがって、このマク
ロセル取り出し方法を交換用の良マクロセルの製造方法
とすることが可能である。このようにウェハ９の裏面側
から溝３７を形成する理由は、ウェハ９の裏面側はウェ
ハ主面側に比して溝加工精度が低くて良い（±５μｍ）
ので、後述するように溝の加工方法に選択余地があり、
溝加工時間の短縮を図れるからである。裏面１１１Ｕ溝
３７を形成する方法としては、ＲＩＥ等のようなドライ
エツチング方法のみに限定されるものではなく種々変更
可能であり、例えば次のようにしても良い。まず、第３
０図に示すように、半導体層９ａの途中位置、例えばウ
ェハ９の裏面から深さ４５０μｍ程度の位置まで、直径
１〜２ｍｔｎ程度のダイシング刃によりＵ溝３７ａを形
成する。その後、Ｓｉのみを選択的にエツチングするよ
うに条件設定したＲＩＥ法等により残りの半導体層９ａ
をエツチング除去して第２９図に示した裏面側Ｕ溝３了
する。この場合、裏面側Ｕ溝３７の形成時間を短縮でき
る。また、第３０図のＵ溝２７ａをウェットエツチング
法により形成した後、残りの部分をドライエツチング法
によって除去しても良い。

さらに、裏面側Ｕ溝３７の他の形成方法として、例えば
超音波加工法やレーザー加工法等を用いても良い。

次いで、不良マクロセル除去工程５Ｃにおいては、ウェ
ハ９から分割された不良マクロセル１１ａを除去する。

この工程５ｃの終了直後におけるウェハ９の要部断面図
を第３１図に示す。

続く、良マクロセル組み込み工程５ｄにおいては、第３
２図に示すように、交換用の良マクロセルｌｌｂを不良
マクロセル除去領域に配置する。

良マクロセルｌｌｂは、上述したように不良マクロセル
ｌｌａの取り出し方法と同様にして他のＳ０１構造のウ
ェハから取り出す。良マクロセルｌｌｂを不良マクロセ
ル除去領域に配置するには、例えば次のようにする。ま
ず、不良マクロセル１１ａか除去されたウェハ９をＸＹ
θステージ３８上に載置する。統いて、スティック３９
の下面と良マクロセルｌｌｂの主面とを所定の接着剤４
０により仮に接着した状態で、良マクロセルｌｌｂをウ
ェハ９の不良マクロセル除去領域の上方に移動する。良
マクロセルｌｌｂの保持方法としては、例えば真空パッ
ドを使用しても良い。その後、位置合せを行い、良マク
ロセルｌｌｂを第３２図の下方に移動して不良マクロセ
ル除去領域内に配置する。

良マクロセル固定工程５ｅにおいては、第３３図に示す
ように、例えばポリイミド等のような樹脂４１を裏面側
Ｕ溝３７内に充填して良マクロセルｌｌｂを固定する。

ただし、樹脂４１は、ポリイミドに限定されるものでは
なく種々変更可能であり、例えば熱膨張係数かＳｉに近
い、裏面側Ｕ溝内に充填し易い、熱伝導率か高い等のよ
うな性質を育する材料か好ましい。

次いで、主面側分割溝埋め込み工程５ｆにおいては、第
３４図に示すように、例えばＳ　ＩＯを等からなる絶縁
膜４２をウェハ９の主面上にＣＶＤ法等により堆積して
主面側Ｕ溝３６を埋め込む。

続く、ウェハ主面側平坦化工程５ｇにおいては、例えば
次の処理を行う。まず、第３４図に示すように、絶縁膜
４２上に平坦化絶縁膜４３を堆積する。この際、平坦化
絶縁膜４３をその上面か略平坦になる程度に堆積する。

その後、例えばＲＩＥ法により平坦化絶縁膜４３をエッ
チバックし、第３５図に示すように、絶縁膜４２の上面
を平坦化する。

その後、第二次配線工程６に移行する。第二次配線工程
６およびそれ以降の工程は前記実施例１と同一である。

このように本実施例２によれば、以下の効果を得ること
か可能となる。

（１）、主面側Ｕ溝３６をフォトリングラフィ技術の精
度（±０．１μｍ）で形成するので、不良マクロセルｌ
ｌａの除去領域の寸法および交換用の良マクロセルｌｌ
ｂの加工寸法の精度を極めて高くすることができ、それ
らの寸法等の再現性も良好にすることが可能となる。ま
た、裏面側Ｕ溝３７をエツチングにより形成する際に、
絶縁層９ｂをエツチングストッパ層とすることにより、
主面側Ｕ溝３６の加工寸法精度を低下させることもない
。

したがって、良マクロセルｌｌｂを不良マクロセル除去
領域に配置する際に、その位置合せや組み込み等を常に
極めて良好に行うことか可能となる。

（２）、上記（１）により、組み込まれた良マクロセル
１１ｂとその周囲のマクロセル１１との平坦性も極めて
良好にすることが可能となる。

（３）、上記ｆｌ＋、　（２）により、信頼性の高い良
マクロセル組み込み技術を提供することか可能となる。

（４）、不良マクロセルｌｌｂの除去に際して不良マク
ロセルｌｌｂの外周のみ溝堀加工すれば良いので、前記
実施例１の場合よりも除去加工領域を大幅に低減するこ
とが可能となる。したかって、不良マクロセルｌｌａの
除去時間を前記実施例１よりも大幅に短縮することか可
能となる。

（５）、裏面側Ｕ溝３７の加工は、主面側に比して加工
精度か低くて（±５μｍ）良いので、主面側よりも粗い
加工が可能となり、加工方法にも選択の余地がある。こ
のため、裏面側から溝を形成することにより、例えば加
工方法の選択によって溝加工時間を大幅に短縮すること
が可能となる。

（６）、マクロセル１１内部に損傷を与えることなくウ
ェハ９からマクロセル１１を取り出せるので、不良マク
ロセルＩ１ｇの除去と同一方法て良マクロセルｌｌｂを
製造することが可能となる。すなわち、不良マクロセル
ｌｌａの除去プロセスと良マクロセルｌｌｂの製造プロ
セスとを共通化することか可能となる。

（７）、上記（４）〜（６）により、高スループツト化
を実現することが可能となる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例１．２に限定
されるものではなく、その要旨を逸脱しない範囲て種々
変更可能であることはいうまでもない。

例えば前記実施例１．２においては、不良マクロセルの
代わりに交換用の良マクロセルをチップ領域内に配置し
た場合について説明したか、これに限定されるものでは
なく、例えば異種のマクロセルをチップ領域内に配置し
ても良い。すなわち、異なる回路機能を有するマクロセ
ルを配置することによって論理機能を変換したり、回路
機能を拡張したりすることか可能となる。例えば第３６
図および第３７図に示すようにＣＭＯ３回路からなるＲ
　Ｉ　Ｓ　Ｃ（Ｒｅｄｕｃｅｄ　Ｉｎ５ｔｒｕｃｔｉｏ
ｎ　Ｓｅｔ　Ｃｏｍｐｕｔｏｒ）プロセッサ等のような
チップ４４に、０ＥＩＣ（Ｏｐｔｉｃａｌ　Ｅｌｅｃｔ
ｒｏｎｉｃｓ　Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔ
ｓ）セル４５を埋め込むことも可能である。０ＥＩＣセ
ル４５は不良マクロセル除去領域に配置しても良いし、
他に配置しても良い。この場合、チップ４４とメインメ
モリや外部メモリとの間の信号伝送経路に光ファイバ４
６を用いることにより、それらの間で超高速のデータ転
送か可能となる。したがって、そのチップ４４を、例え
ばワークステーションに用いることにより、ワークステ
ーションの性能を格段に向上させることか可能となる。

すなわち、新たな製品価値を創造することか可能となる
。

また、前記実施例１．２においては、マクロセル検査工
程に際してプローバを用いた場合について説明したが、
これに限定されるものてはなく、例えばＥＢテスタを用
いても良い。

また、前記実施例１においては、マクロセル検査工程に
よって不良と判定された不良マクロセルを除去する場合
について説明したが、これに限定されるものではなく、
例えば次のようにしても良い。すなわち、予めチップ領
域内に予備のマクロセルを配置しておく。予備のマクロ
セルは、例えばチップ領域内に分散配置しておく。統い
て、前記実施例と同様、マクロセル検査工程によってマ
クロセルの良否情報を作成する。その後、第二次配線工
程に際しては、マクロセルの良否情報に基づいて不良マ
クロセルには配線処理を行わない。

そして、不良マクロセルに代えて予備のマクロセルのう
ちの良マクロセルを使用する。このようにしてチップ領
域内に所定の半導体集積回路を形成する。

また、例えば次のようにしても良い。すなわち、チップ
領域内における各マクロセル内のセル内配線を検査し、
セル内配線に断線や短絡等の不良が発見された場合には
、その不良箇所をＦＩＢ加工法等により修正する。統い
て、チップ領域内のマクロセルの良否情報を作成する。

そして、第二次配線工程に際しては、その良否情報に基
づいて良マクロセル間を配線接続して所定の半導体集積
回路を形成する。いずれの場合もウニハブロセスの初期
の段階で不良を取り除くので、確実性および適用性の高
い欠陥救済技術を実現することか可能となる。しかも、
不良マクロセルの除去処理や交換用の良マクロセルの埋
設処理等を行わないので、その分、工数を低減てきる。

また、前記実施例２においては、ウェハの主面側から先
に分割溝を形成した場合について説明したか、これに限
定されるものてはなく、例えばウェハの裏面側から先に
ＳＯＩウェハの絶縁層に達する分割溝を形成しても良い
。この場合もＳＯＩウェハの絶縁層をエツチングストッ
パ層とすると良い。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

（１）、すなわち、上記した請求項１記載の発明によれ
ば、ウェハプロセス中の初期の段階、すなわち、微細・
高集積なために不良発生率の高い段階で、チップ領域内
の不良部分だけを除去してその部分を容易に修正するこ
とか可能となる。したがって、例えば次のようにてきる
。すなわち、まず、第一次配線工程まで最先端のプロセ
ス技術でチップ領域内にマクロセルを形成する。次いて
、不良マクロセルが発生した場合にはそれを除去する。

統いて、不良マクロセルを除去した領域に最先端のプロ
セス技術て製造された良マクロセルを配置する。

このようにすることにより、半導体集積回路の性能を下
げることな（、欠陥救済を確実に行うことかでき、チッ
プ歩留りを向上させることか可能となる。この結果、半
導体集積回路装置の大形化・高集積化に起因するチップ
歩留りの低下を抑制することがてき、半導体集積回路装
置の大容量化や高機能化に対応することが可能となる。

したかって、例えばコンピュータシステムの１チツプ化
を促進することも可能となる。また、チップ領域内に所
定の半導体集積回路か形成される前の段階、すなわち、
チップ領域全体か所定の半導体集積回路としての機能を
有する前に、しかも不良が発見された直後に不良修正を
行うので、適用性および確実性の高い欠陥救済を実現す
ることか可能となる。この結果、半導体集積回路装置の
カスタム化に対応することが可能となる。

（２）、上記した請求項２記載の発明によれば、マクロ
セルの検査に際して複数のマクロセルを同時に検査する
ことにより、チップ領域内の全マクロセルの検査を短時
間て行うことか可能となる。

（３）、上記した請求項３記載の発明によれば、不良マ
クロセルの除去領域に埋設する交換用の良マクロセルを
同一ウェハから取得することにより、交換用の良マクロ
セルとチップ領域内の他のマクロセルとにおける素子等
の電気的特性を近似させることか可能となる。

（４）、上記した請求項４記載の発明によれば、不良マ
クロセルの除去領域に埋設する交換用の良マクロセルと
その周囲のマクロセルとの表面位を同一高さに設定する
ことにより、その良マクロセルを不良マクロセルの除去
領域に埋設した際、その良マクロセルとその周囲のマク
ロセルとの間にそれらのマクロセルの表面位の差に起因
する段差が生しない。このため、その段差に起因するセ
ル間配線の断線等を防止することか可能となる。したが
って、第二次配線工程における配線不良を低減すること
ができ、不良マクロセル交換工程後の配線不良に起因す
るチップ歩留りの低下を抑制することが可能となる。

（５）、上記した請求項５記載の発明によれば、不良マ
クロセルの除去領域に埋設した交換用の良マクロセルと
その周囲のマクロセルとの間の溝に埋め込まれた材料の
上部を平坦化することにより、不良マクロセルの除去領
域に埋設した良マクロセルとその周囲のマクロセルとの
間に埋め込み材料に起因する段差か生じない。このため
、その段差に起因するセル間配線の断線等を防止するこ
とか可能となる。したがって、第二次配線工程における
配線不良を低減することかでき、不良マクロセル交換工
程後の配線不良に起因するチップ歩留りの低下を抑制す
ることか可能となる。

（６）、上記した請求項６記載の発明によれば、セル間
配線の断面積をセル内配線より大きくすることにより、
比較的配線長か長くなるセル間配線の配線抵抗の増大を
抑制することかできる。すなわち、配線遅延等を抑制す
ることか可能となる。その上、セル間配線の異物感度か
緩和されるのて、第二次配線工程における配線不良を低
減することか可能となる。したかって、不良マクロセル
交換工程後の配線不良に起因するチップ歩留りの低下を
抑制することか可能となる。

（７）、上記（１）〜（６）により、チップ歩留りを大
幅に向上させることかでき、半導体集積回路装置のコス
トを低減することか可能となる。

（８）、上記した請求項７記載の発明によれば、主面側
分割溝をフォトリソグラフィ技術の精度で形成するので
、不良マクロセルの除去領域または良マクロセルの寸法
精度等を極めて高くすることかでき、それら寸法の再現
性も良好にすることかできる。また、裏面側分割溝の形
成する際に、絶縁層をストッパ層とすることにより、主
面側分割溝寸法精度を低下させることもない。すなわち
、裏面側分割溝の形成の際に、不良マクロセル除去領域
や良マクロセルの寸法精度等か低下することもない。し
たがって、良マクロセルを不良マクロセル除去領域に配
置する際に、その位置合せや組み込み等を極めて良好に
行うことが可能となる。さらに、裏面側分割溝の加工精
度は主面に比較して低（て良いので、主面側分割溝より
も粗い加工か可能となり、加工方法にも選択の余地が生
じる。この結果、分割溝形成時間を大幅に短縮すること
が可能となる。

（９）、上記した請求項８記載の発明によれば、異種の
回路機能を有するマクロセルをチップ領域内に配置する
ことにより、半導体集積回路の論理機能を変換したり、
半導体集積回路の機能を拡張したりすることが可能とな
る。したがって、新たな製品価値を創造することが可能
となる。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体集積回路装置の
製造方法を示す工程図、 第２図は第一次配線工程終了後のチップ領域を示すウェ
ハの全体平面図、 第３図は第２図に示したチップ領域の拡大平面図、 第４図は第３図に示したチップ領域内に形成されたマク
ロセルの拡大平面図、 第５図および第６図はテストパッドをずらして配置した
理由を説明するためのマクロセルの拡大平面図、 第７図は第４図に示したマクロセル内に形成されたシフ
トレジスタ回路部を示す回路図、第８図はシフトレジス
タ回路部の同期を取るためのクロック信号のタイミング
チャート、第９図はシフトレジスタ回路部の動作時にお
ける制御線の信号レベルを示す図、 第１Ｏ図は入力用シフトレジスタの記号図、第１１図は
第１０図に示した入力用シフトレジスタの内部回路図、 第１２図は出力用シフトレジスタの記号図、第１３図は
第１２図に示した出力用シフトレジスタの内部回路図、 第１４図は第一次配線工程終了直後のウェハの要部断面
図、 第１５図はマクロセル検査工程におけるチップ領域の拡
大平面図、 第１６図はマクロセル検査方法の変形例を示すチップ領
域の拡大平面図、 第１７図はマクロセル検査工程におけるマクロセルの拡
大平面図、 第１８図はマクロセル検査工程におけるウェハの要部断
面図、 第１９図は不良マクロセルを示すチップ領域の拡大平面
図、 第２０図は不良マクロセル除去工程におけるウェハの要
部断面図、 第２１図は不良マクロセル除去領域に交換用マクロセル
を配置する際のウェハの要部断面図、第２２図は不良マ
クロセル除去領域に交換用マクロセルを埋設した状態を
示すウェハの要部断面図、 第２３図は第二次配線工程終了直後のウェハの要部断面
図、 第２４図は本発明の他の実施例である半導体集積回路装
置の製造方法を示す工程図、 第２５図は第一次配線工程終了直後のウェハの要部断面
図、 第２６図および第２７図はウェハ主面側分割溝形成工程
を説明するためのウェハの要部断面図、第２８図は第２
７図に示したウェハの要部平面図、 第２９図はウェハ裏面側分割溝形成工程を説明するため
のウェハの要部断面図、 第３０図はウェハ裏面側分割溝形成方法の変形例を説明
するためのウェハの要部断面図、第３１図は不良マクロ
セル除去工程終了直後のウェハの要部断面図、 第３２図は交換用良マクロセルの組み込み工程を説明す
るためのウェハの要部断面図、第３３図は良マクロセル
固定工程を説明するためのウェハの要部断面図、 第３４図はウェハ主面側溝埋め込み工程を説明するため
のウェハの要部断面図、 第３５図はウェハ主面側平坦化工程終了直後のウェハの
要部断面図、 第３６図は本発明の他の実施例である半導体集積回路装
置の製造方法によって製造されたチップ領域の平面図、 第３７図は第３６図に示したチップ領域の側面図である
。 １・・・ウェハ製造工程、２・・・拡散工程、３・・・
第一次配線工程、４・・・マクロセル検査工程、５・・
・不良マクロセル交換工程、５ａ・・・ウェハ主面側分
割溝形成工程、５ｂ・・・ウェハ裏面側分割溝形成工程
、５ｃ・・・不良マクロセル除去工程、５ｄ・・・良マ
クロセル組み込み工程、５ｅ・・・良マクロセル固定工
程、５ｆ・・・ウェハ主面側分割溝埋め込み工程、５ｇ
・・・ウェハ主面側平坦化工程、６・・・第二次配線工
程、７・・・ウェハテスト工程、８・・・ウェハスクラ
イブ工程、９・・・ウェハ、９ａ・・・半導体層、９ｂ
・・・絶縁層、９Ｃ・・・半導体層、９ｄ・・・多層配
線層、１０・・・チップ領域、１１・・・マクロセル、
ｌｌａ・・・不良マクロセル、ｌｌｂ・・・交換用の良
マクロセル、１２・・・セル内回路領域、１３・・・入
出力回路領域、１４・・・パッド、１５・・・テストパ
ッド、１６・・・セル間配線、１７・・・シフトレジス
タ回路部、１８・・・シフトレジスタ、１８ａ・・・入
力用シフトレジスタ、＋８ｂ・・・出力用シフトレジス
タ、１９ａ、１９ｂ、２０ａ、２０ｂ、２２，２３，２
５，２６．２８ａ。 ２８ｂ−−−ＡＮＤ、２１ａ、２１ｂ＝フリツプフロツ
プ、２４．２７・・・ＯＲ，２９・・・バッファ、３０
・・・セル内配線、３１ａ、３１ｂ・・・プローブカー
ド、３２・・・プローブ針、３３・・・埋め込み上部、
３４・・・絶縁体（主面側分割溝形成部材）、３５・・
・レジスト、３６・・・主面側Ｕ溝（主面側分割溝）、
３７・・・裏面側Ｕ溝（裏面側分割溝）、３７ａ・・・
Ｕ溝、３８・・・ＸＹθステージ、３９・・・スティッ
ク、４０・・・接着剤、４１・・・樹脂、４２・・・絶
縁膜、４３・・・平坦化絶縁膜、４４・・・チップ、４
５・・・０ＥＩＣセル、４６・・・光ファイバ、Ｄ、Ｃ
ＫＯ，ＣＫＩ、ＯＳ。 ＴＭ、Ｓｌ、Ｓｏ、Ｇｌ、Ｇｏ・・・配線。 代理人　弁理士　筒　井　大　和 第１図 第２図 １１：マク０セル 第３図 第４図 １５：テストパッド 第８図 第１０図 第１］図 第１６図 第１７図 〕Ｊ　　１４ 第２４図

Claims (1)

1. 【特許請求の範囲】 １、半導体ウェハ上のチップ領域に所定の半導体集積回
   路素子を形成した後、第一次配線工程によって同一回路
   機能を有する複数のマクロセルを前記チップ領域内に規
   則的に配置するとともに、前記マクロセルの内部に形成
   されたシフトレジスタ回路部を介してマクロセル内の主
   回路部に接続されたテストパッドを各マクロセルに規則
   的に配置し、続いて、前記チップ領域内の各マクロセル
   の電気的特性を検査する際に、前記テストパッドを通じ
   て直列入力された検査データをシフトレジスタ回路部を
   介して並列信号に変換してその信号を主回路部に入力し
   、その検査データにより主回路部から並列出力された検
   出データをシフトレジスタ回路部を介して直列信号に変
   換してテストパッドに出力し、その出力された検出デー
   タと期待値とを比較することによってマクロセルの良否
   を判定し、その判定結果に基づいてマクロセルの良否情
   報を作成し、その良否情報に基づいて不良マクロセルを
   除去した後、その除去領域に良マクロセルを埋設し、さ
   らに第二次配線工程によってチップ領域内のマクロセル
   間を接続してチップ領域内に所定の半導体集積回路を形
   成することを特徴とする半導体集積回路装置の製造方法
   。 ２、前記マクロセルをチップ領域内に格子状に配置する
   とともに、前記マクロセルを検査する際、行方向または
   列方向に配置された複数のマクロセルを同時に検査する
   ことを特徴とする請求項１記載の半導体集積回路装置の
   製造方法。 ３、前記良マクロセルを検査対象の半導体ウェハから取
   得することを特徴とする請求項１記載の半導体集積回路
   装置の製造方法。 ４、前記不良マクロセルの除去領域に良マクロセルを埋
   設する際、その良マクロセルの表面位とその周囲のマク
   ロセルの表面位とを同一高さに設定することを特徴とす
   る請求項１記載の半導体集積回路装置の製造方法。 ５、前記不良マクロセルの除去領域に良マクロセルを埋
   設する際、前記良マクロセルとその周囲のマクロセルと
   の間に金属またはその化合物を埋め込み良マクロセルを
   固定した後、前記金属またはその化合物の埋め込み上部
   をマクロセル表面に合わせて平坦化することを特徴とす
   る請求項１記載の半導体集積回路装置の製造方法。 ６、前記マクロセル間を接続する配線の断面積をマクロ
   セル内の配線の断面積よりも大きくすることを特徴とす
   る請求項１記載の半導体集積回路装置の製造方法。 ７、半導体層間に絶縁層を備えるＳＯＩ構造の半導体ウ
   ェハのチップ領域内に形成されたマクロセルに対して前
   記電気的特性検査を行い、その結果に基づいて不良マク
   ロセルの外周に前記半導体ウェハの主面側から前記絶縁
   層に達する主面側分割溝をフォトリソグラフィ技術によ
   り形成する工程と、前記半導体ウェハの裏面側から前記
   主面側分割溝に達する裏面側分割溝を形成する工程とに
   より、前記不良マクロセルを取り出した後、前記不良マ
   クロセルの取り出し方法と同様にして前記半導体ウェハ
   または他のＳＯＩ構造の半導体ウェハから取り出した良
   マクロセルを前記不良マクロセルの除去領域内に配置し
   固定することを特徴とする請求項１記載の半導体集積回
   路装置の製造方法。 ８、半導体ウェハ上のチップ領域に所定の半導体集積回
   素子を形成した後、第一次配線工程によって同一回路機
   能を有する複数のマクロセルを前記チップ領域内に規則
   的に形成するとともに、前記マクロセルの内部に形成さ
   れたシフトレジスタ回路部を介してマクロセル内の主回
   路部に接続されたテストパッドを各マクロセルに規則的
   に形成し、続いて、前記チップ領域内の各マクロセルの
   電気的特性を検査する際に、前記テストパッドを通じて
   直列入力された検査データをシフトレジスタ回路部を介
   して並列信号に変換してその信号を主回路部に入力し、
   その検査データにより主回路部から並列出力された検出
   データをシフトレジスタ回路部を介して直列信号に変換
   してテストパッドに出力し、その出力された検出データ
   に基づいてマクロセル情報を作成し、そのマクロセル情
   報に基づいて所定のマクロセルを除去した後、所定の除
   去領域に異種の回路機能を有するマクロセルを埋設し、
   さらに第二次配線工程によってチップ領域内のマクロセ
   ル間を接続してチップ領域内に所定の半導体集積回路を
   形成することを特徴とする半導体集積回路装置の製造方
   法。 ９、半導体ウェハ上のチップ領域に所定の半導体集積回
   路素子を形成した後、第一次配線工程によって同一回路
   機能を有する複数のマクロセルを前記チップ領域内に規
   則的に形成するとともに、前記マクロセルの内部に形成
   されたシフトレジスタ回路部を介してマクロセル内の主
   回路部に接続されたテストパッドを各マクロセルに規則
   的に形成し、統いて、前記チップ領域内の各マクロセル
   の電気的特性を検査する際に、前記テストパッドを通じ
   て直列入力された検査データをシフトレジスタ回路部を
   介して並列信号に変換してその信号を主回路部に入力し
   、その検査データにより主回路部から並列出力された検
   出データをシフトレジスタ回路部を介して直列信号に変
   換してテストパッドに出力し、その出力された検出デー
   タと期待値とを比較することによってマクロセルの良否
   を判定し、その判定結果に基づいてマクロセルの良否情
   報を作成した後、第二次配線工程によってチップ領域内
   の良マクロセル間を前記良否情報に基づいて接続してチ
   ップ領域内に所定の半導体集積回路を形成する際、予め
   チップ領域内に形成された予備用のマクロセルのうちの
   良マクロセルを不良マクロセルに代えて用いることを特
   徴とする半導体集積回路装置の製造方法。 １０、半導体ウェハ上のチップ領域に所定の半導体集積
   回路素子を形成した後、第一次配線工程によって同一回
   路機能を有する複数のマクロセルを前記チップ領域内に
   規則的に形成するとともに、前記マクロセルの内部に形
   成されたシフトレジスタ回路部を介してマクロセル内の
   主回路部に接続されたテストパッドを各マクロセルに規
   則的に形成し、続いて、前記チップ領域内の各マクロセ
   ルの電気的特性を検査する際に、前記テストパッドを通
   じて直列入力された検査データをシフトレジスタ回路部
   を介して並列信号に変換してその信号を主回路部に入力
   し、その検査データにより主回路部から並列出力された
   検査データをシフトレジスタ回路部を介して直列信号に
   変換してテストパッドに出力し、その出力された検出デ
   ータと期待値とを比較することによってマクロセルの良
   否を判定するとともに、マクロセル内配線の検査を行い
   、その検査の結果、マクロセル内配線に不良が発見され
   た場合にはその配線の不良箇所を修正した後、マクロセ
   ルの良否情報を作成し、その後、第二次配線工程によっ
   てチップ領域内の良マクロセル間を前記良否情報に基づ
   いて接続してチップ領域内に所定の半導体集積回路を形
   成することを特徴とする半導体集積回路装置の製造方法
   。