JPH0417469A - サンプリングクロック発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｕ発明の目的コ （産業上の利用分野） この発明は、アナログ信号をデジタル信号に変換するた
めのサンプリングクロックを発生するサンプリングクロ
ック発生回路に関する。

（従来の技術） 近年、テレビジョン受信機の高画質化要求に伴い、受信
テレビジョン信号をデジタル信号処理するデジタルテレ
ビジョン受像機が盛んに開発されている。

日本のＮＴＳＣ方式のテレビジョン信号伝送方式では、
２つの色信号Ｒ−Ｙ、Ｂ−Ｙを周波数３．５８ＭＨｚの
カラーサブキャリア信号で直交変調して輝度信号に多重
している。

第７図にＮＴＳＣ方式のテレビジョン信号の１水平走査
期間分の波形例を示す。

図において、ＨＤは水平同期信号である。ＢＵはこの水
平同期信号ＨＤの後に存在するカラーバースト信号であ
る。■はこのカラーバースト信号の後に存在する映像信
号である。

カラーバースト信号ＢＵはカラーサブキャリア信号に同
期した周波数３．５８ＭＨｚの信号であり、８周期分存
在する。テレビジョン受信機においては、このカラーバ
ースト信号ＢＵを基に１水平走査期間に渡って連続した
カラーサブキャリア信号が再生される。そして、この再
生カラーサブキャリア信号を使って色信号が復調される
。

受信テレビジョン信号をデジタル信号処理する場合、一
般に、これをカラーサブキャリア信号の周波数ｆｓｃの
４倍の周波数４ｆｓｃのクロックレートでサンプリング
すると、信号処理が容易になるという利点がある。

受信テレビジョン信号のカラーバースト信号ＢＵのピー
クに位相が合った４ｆｓｃのサンプリングクロックで色
信号をサンプリングすると、４サンプルごとに次のパタ
ーンが繰り返される。

Ｒ−Ｙ、　Ｂ−Ｙ、　−（Ｒ−Ｙ）　、　−（Ｂ−Ｙ）
現行のデジタルテレビジョン受信機では、４　ｆ　ｓｃ
のサンプリングクロックを発生するために、第８図に示
すような構成のサンプリングクロ・ツク発生回路を用い
ている。

図示のサンプリングクロック発生回路はＰＬＬ（Ｐｈａ
ｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ　）構成となっている。

図において、端子１１にはＮＴＳＣ方式のテレビジョン
信号が供給される。このテレビジョン信号はアナログ／
デジタル変換回路（以下、Ａ／Ｄ変換回路と記す）１２
によりデジタル信号に変換される。

この変換出力は位相比較回路１４により基準信号発生回
路１３の出力と位相比較される。この比較結果はループ
フィルタ１５によりフィルタリングされ、適当なループ
伝達特性を実現される。

ループフィルタ１５の出力はデジタル／アナログ変換回
路（以下、Ｄ／Ａ変換回路と記す）１６によりアナログ
信号に変換される。この変換出力により電圧制御発振回
路（以下、ｖｃｘｏと記す）１７の発振周波数が制御さ
れる。ＶＣＸＯ１７の発振出力は２値化回路１８により
２値化される。

この２値出力がサンプリングクロックＳＣＫとして上記
Ａ／Ｄ変換回路１２に供給される。

なお、第８図において、破線で囲む部分はデジタル集積
回路（以下、デジタルＩＣと記す）化される部分である
。

上記基準信号発生回路１３はサンプリングクロックＳＣ
Ｋに基づいて第９図に示すｆｓｃの基準信号を発生する
。

第１０図に基準信号発生回路１３の構成を示す。

図において、端子１３ＨにはサンプリングクロックＳＣ
Ｋが供給される。このサンプリングクロックＳＣＫは４
進カウンタ１３ｂにより計数される。この計数出力は基
準信号を格納する波形ＲＯＭ１３ｃに基準信号の読出し
アドレスとして供給される。これにより、第３図に丸で
示す点のデータが順次読み出される。この読出し出力は
出力端子１３ｄから位相比較回路１４に供給される。

上記位相比較回路１３は端子１９に与えられるパースト
ゲート信号ＢＧに基づいてカラーバースト信号期間だけ
上記位相比較を行う。

第１１図に位相比較回路１４の構成を示す。

図において、入力端子１４ａにはＡ／Ｄ変換回路１２に
よりデジタル信号に変換された受信テレビジョン信号が
供給される。一方、入力端子１４ｂには基準信号発生回
路１３から出力される基準信号が供給される。

受信テレビジョン信号は帯域通過フィルタ（以下、ＢＰ
Ｆと記す）１４Ｃにより直流成分を除去される。このＢ
ＰＦ１４Ｃの出力は掛算回路１４ｄにより基準信号と掛
算される。

この掛算出力は加算回路１４ｅと１画素遅延回路１４ｆ
により積分される。この積分出力は受信テレビジョン信
号と基準信号が同相の場合はプラスの値となり、逆相の
場合はマイナスの値となる。

なお、１画素遅延回路１４ｆは端子１４ｇに供給される
サンプリングクロックＳＣＫにより駆動される。また、
この１画素遅延回路１４ｆはパーストゲート信号ＢＧに
よりパーストゲート信号期間以外はリセットされる。

パーストゲート信号期間に求められた積分出力は位相誤
差情報としてパーストゲート信号ＢＧによりラッチ回路
１４ｈにラッチされる。これにより、位相誤差情報を１
水平走査期間に渡ってラッチ回路１４ｈに保持される。

この保持情報は出力端子１４ｉからループフィルタ１５
に供給される。

第１２図にループフィルタ１５の構成を示す。

図において、入力端子１５Ｈには、位相比較回路１４の
位相比較出力が供給される。この位相比較出力は係数器
１５ｂで所定の係数を掛けられた後、加算回路１５ｃに
供給される。

位相比較出力はさらに係数器１５ｄで所定の係数を掛け
られる。この係数器１５ｄの出力は、加算回路１５ｅと
ラッチ回路１５ｆにより１水平走査周期で積分される。

ラッチ回路１５ｆのラッチパルスは端子１５ｈに供給さ
れる水平走査周波数ｆＨを持つパルスである。

上記加算回路１５ｃでは、ラッチ回路１５ｆのラッチ出
力から係数器１５ｂの出力が減じられる。

この減算結果は出力端子１５ｇからＤ／Ａ変換回路１６
に供給される。

Ｄ／Ａ変換回路１６に供給されたループフィルタ１５の
出力は、上記の如く、アナログ信号に戻された後、ＶＣ
ＸＯＩ７の発振周波数の制御に使われる。その結果、サ
ンプリングクロックＳＣＫの位相は、第３図に示す基準
信号のパターンかカラーバースト信号ＢＵのサンプリン
グパターンと９０度すれるように自動的に制御される。

なお、９０度すれたパターンとなるのは、９０度すれた
２信号を掛算して積分した結果が０になるからである。

以上述べたようにテレビジョン受信機においては、Ｋ来
、ＰＬＬを利用してサンプリングクロックＳＣＫを発生
するようになっている。

しかし、従来のサンプリングクロック発生回路において
は、ＶＣＸＯＩ７がアナログ回路で構成されるため、こ
の回路をデジタルＩＣの内部に組み込むことができない
という問題があった。つまり、従来のサンプリングクロ
ック発生回路においては、ＰＬＬの発振回路をデジタル
ＩＣの外付は回路として構成しなければならないという
問題があった。

なお、この問題を解決するために、ｖｃｘ。

１７をデジタル化してデジタルＩＣの内部に組み込むこ
とか考えられる。

シカシ、ＶＣＸＯＩ　７を単純にデジタル化しても、サ
ンプリングクロックＳＣＫの位相を一般にデジタル、シ
ステムのシステムクロックの周期より細かい時間間隔で
制御することができないため、実使用に絶えないという
問題か生じる。

（発明が解決しようとする課題） 以上述べたように従来のサンプリングクロック発生回路
においては、ＰＬＬの発振回路をデジタルＩＣの外付は
回路として構成しなければならないという問題があった
。

そこで、この発明はＰＬＬの発振回路をデジタルＩＣの
内部に組み込むことができ、しがち、サンプリングクロ
ックの位相をデジタルシステムのシステムクロックの周
期より細かい時間間隔で制御することができるサンプリ
ングクロック発生回路を提供することを目的とする。

［発明の構成コ （課題を解決するための手段） 上記目的を達成するためにこの発明は、デジタル的に発
振周波数を制御可能な発振手段を用意し、この発振手段
の発振出力を諧調を持たせた状態で取り出すようにし、
この取出し出力をアナログ信号に変換［７、この変換出
力の低域成分を所定レベルで仕切って２値化し、この２
値化出力をサンプリングクロックとするようにしたもの
である。

（作用） 諧調をｈたない信号が所定レベルを仕切るタイミングは
、この信号を出すデジタルシステムのシステムクロック
に同期する。

これに対し、諧調を持つ信号が所定レベルを仕切るタイ
ミングは、その諧調を微妙にすらすことにより、この信
号を出すデジ・タルシステムのシステムクロックの周期
より細かい時間単位で制御可能となる。

したかって、発振手段の発振出力を０または１のデジタ
ル値で取り出さず、複数ビットで振幅方向に諧調を持た
せた状態で取り出すと、２値化信号かＯから１または１
からＯに切り替わるタイミンク、つまり、サンプリング
クロックの位相は、デジタルシステムのシステムクロッ
クの周期より細かい時間単位で制御可能となる。

（実施例） 以下、図面を参照しながらこの発明の実施例を詳細に説
明する。

第１図はこの発明の一実施例の構成を示す回路図である
。

なお、第１図において、先の第８図と同一部には同一符
号を付して詳細な説明を省略する。

図において、ループフィルタ１５の出力はデジタル制御
発振回路（以下、ＤＣＯと記す）２１の周波数制御端子
に供給される。このＤＣＯ２１は端子２２に供給される
システムクロックＣＫにより駆動され、デジタル的に発
振周波数を設定することができる。

第２図にＤＣＯ２１の具体的構成の一例を示す。

図において、２１ａはループフィルタ１５から出力され
る位相比較結果が供給される周波数制御端子である。こ
の周波数制御端子２１ａに供給された位相比較結果は加
算回路２１ｂによりラッチ回路２１ｃに蓄積されたデー
タと加算される。この加算結果は、端子２２に供給され
るシステムクロックＣＫにより再びラッチ回路２１ｃに
ラッチされる。二のラッチ出力は出力端子２１ｅを介し
てＤ／Ａ変換回路１６に供給されるとともに、加算回路
２１ｂに供給される。

加算回路２１ｂの加算は、オーバーフローが生じた場合
でも、桁上がりを無視して続けられる。

周波数制御端子２１ａに供給される位相比較結果の値が
大きくなると、ランプ波の傾きが急峻になり、発振周波
数は上がる。例えば、サンプリングクロックＳＣＫの周
波数を１４．３ＭＨｚとし、システムクロックＣＫの周
波数を１００ＭＨｚとじが時のＤＣＯ２１の出力値の概
略を第３図（ａ）に示す。図中、横軸は時間ｔを示し、
縦の格子はシステムクロックＣＫの入力タイミングを示
す。

ＤＣＯ２１の出力は、次式より約７クロツクを一周期と
するランプ波となる。

１００／１４．３−７ １００／１４．３の余りの部分は、ランプ波の出たしの
値（ランプ波が一番上に上かった後、下に落ちた時のと
最初の値）ＸＩ、Ｘ２となって現れる。

ＤＣＯ２１の出力はＤ／Ａ変換回路１６でアナログ信号
に変換される。その波形を第３図（ｂ）に示す。図示の
如く、Ｄ／Ａ変換出力は階段状になっている。この階段
状のＤ／Ａ変換出力はローパスフィルタ（以下、ＬＰＦ
と記す）２３に通され、低域成分を取り出される。これ
により、第３図（Ｃ）に示すように、滑らかなランプ波
が得られる。

なお、ＬＰＦ２３は、簡単には、第４図に示すように、
コンデンサ２３ｂ１つで構成することができる。ここで
、２３ａ、２３ｃはそれぞれ入力端子、出力端子である
。

ＬＰＦ２３の出力は、第３図（ｃ）に示すＬをしきい値
とする２値化回路１８により２値化される。この２値化
出力を第３図（ｄ）に示す。

次に、第５図を用いて、ＰＬＬが位相引込みを行う過程
を説明する。

第５図において、Ｒは基準信号発生回路１３から出力さ
れる基準信号である。Ｔ、、Ｔ２．Ｔ３゜Ｔ４は受信テ
レビジョン信号のサンプリングタイミングである。Ｒ１
，Ｒ２、Ｒ３、Ｒ４はサンプリングタイミングＴ、、Ｔ
２．Ｔ３．Ｔ４で第２図の波形ＲＯＭＩ　３　ｃから読
み出される基準信号Ｒの読出しデータである。

基準信号Ｒは第３図に丸で示すような４パターンを繰り
返す。したがって、１水平走査期間後、つまり、９１０
クロツク後は位相が反転する。これは、９１０を４で割
ると、あまりが４の半分の２となるからである。

ＢＵａは受信テレビジョン信号のカラーバースト信号で
ある。ＢＩＪ＋　、ＢＵ２　、ＢＵ３　、ＢＵａはこの
カラーバースト信号ＢＵａのサンプリングデータである
。但し、このサンプリングデータＢ　Ｕｌ、　　Ｂ　Ｕ
２　、　　Ｂ　Ｕ３　、　　Ｂ　Ｕ４は第１１図のＢＰ
Ｆ１４ｃにより直流成分を除いた後のデータである。

今、基準信号Ｒの位相がカラーバースト信号ＢＵａの位
相に対して（３／８）πたけすれているとする。この場
合、説明の都合上、サンプリングデータの値を±１に正
規化して考えると、サンプリングデータＢＵＩ　、ＢＵ
２．ＢＵ３．ＢＵ４の値は、それぞれ次のようになる。

−０，９２，０，３９，０，９２，−０，３９このよう
なガラ−バースト信号ＢＵａと基準信号Ｒとを第１１図
の掛算回路１４ｄで掛算すると、各サンプリングタイミ
ングＴ　１．　　Ｔ２　、　Ｔ３　。

Ｔ４における掛算結果は、 ０、０．３９．０．０．３９ となる。

なお、この掛算結果は、カラーバースト信号ＢＵａの１
周期分の結果である。

この１周期分の掛算結果を、第１１図の加算回路１４ｅ
と１画素遅延回路１４ｆて８周期に渡つて積分すると、
次のような積分値が得られる。

（０，３９＋０．３９）＊８−６．２４この積分値６．
２４は１水平走査期間に渡ってう・ソチ回路１４ｈに保
持される。

ところて、ＤＣＯ２１は６４でオーバーフローするラッ
チ回路２１ｃと加算回路２１ｂで構成されているとし、
そのクロックＣＫの周波数は１００　Ｍ　Ｈｚである。

発振周波数を１４．３２Ｍ　Ｈｚとすると、周波数制御
端子２１ａには、次式で示す値のデータが供給される。

６４／（ｔｏｏ／１４．３２）　−９，１６４８ＰＬＬ
か位相引込みを行っている時点で、ループフィルタ１５
のラッチ回路１５ｆには、すでに、９．１．６４８とい
う値を持つデータがラッチされている。

ラッチ回路１５ｆのラッチデータの値か９．１６４８に
なっていない場合には、位相比較結果か係数器１５ｄて
重み付けされた後、加算回路１５ｅにより徐々にラッチ
回路１５ｆのラッチデータに足し込まれていく。これに
より、ラッチデータの値は９．１Ｅｉ４８に近づいてい
く。

第１１図のラッチ回路１４ｈのラッチデータは、第１２
図の係数器１５ｂにより−２−１６を乗じられる。これ
により、次式で示す値が得られる。

８、２４＊（−２−”　）−−０，００００９５２１４
８この乗算結果は加算回路１５Ｃによりラッチ回路１５
ｆのラッチデータから減じられる。これにより、次の値
を持つデータか出力端子１５ｇに得られる。

９．１６４８−０．００００９５２１４８ここで、ＤＣ
Ｏ２１の発振周期は、 ０．００００９５２１４８／９．１６４８＊２＊π−０
，００００１０３８９１＊２＊π たけ変化する。１水平走査期間後の位相ずれは、９１０
＊０．００００１０３８９１＊２＊π−０，００９１＊
２＊πである。つまり、０．０１周期はど位相が遅れる
。

この時点で、基準信号Ｒとカラーバースト信号ＢＵａと
の位相差は、（３／８）πから（３／８）π十〇、０２
π に変化している。

以下、同様に位相比較が行われることにより、ＤＣＯ２
１の発振周波数が少しずつ変化する。これにより、基準
信号Ｒとカラーバースト信号ＢＵａとの位相差は、第６
図に示すように、π／２に近づいていく。

位相差かπ／２になると、ラッチ回路１４ｈにラッチさ
れている位相比較結果は０となる。これにより、ＤＣＯ
２１の発振周波数は変化しなくなり、位相引込みは完了
する。その後、受信テレビジョン信号のカラーバースト
信号ＢＵａやシステムクロックＣＫの位相か変化すると
、その都度、位相比較結果に従ってサンプリングクロッ
クＳＣＫの位相か制御される。

なお、第５図において、ＢＵｂは基準信号Ｒとπ／２の
位相差を持つカラーバースト信号を示す。

以上述べたようにこの実施例は、ＰＬＬの発振回路をデ
ジタル発振回路であるＤＣＯ２１で構成するようにした
ので、この発振回路をデジタルＩＣの中に組み込むこと
かできる。

また、ＤＣＯ２１の発振８力を諧調を持った状態で取り
出すようにしたので、サンプリングクロツクＳＣＫの位
相をシステムクロックＣＫの周期より細かい時間間隔で
制御することができる。

以上の説明では、この発明をテレビジョン信号のサンプ
リングクロックの発生に適用する場合を説明したが、こ
の発明は、テレビジョン信号以外の信号のサンプリング
クロックの発生に適用してもよい。

この他にも、この発明は、その要旨を逸脱しない範囲で
種々様々変形実施可能なことは勿論である。

［発明の効果］ 以上述べたようにこの発明によれば、ＰＬＬの発振回路
をデジタルＩＣの内部に組み込むことができ、しかも、
サンプリングクロックの位相をデジタルシステムのシス
テムクロックの周期より細かい精度で制御することがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は第１図のＤＣＯの具体的構成の一例を示す回路図、
第３図は第１図の動作を説明するだめの信号波形図、第
４図は第１図のＬＰＦの具体的構成の一例を示す回路図
、第５図は第１図の動作を説明するための信号波形図、
第６図は第１図の動作を説明するための特性図、第７図
はＮＴＳＣ方式のテレビジョン信号を示す信号波形図、
第８図は従来のサンプリングクロック発生回路の構成を
示す回路図、第９図は第８図の動作を説明するための信
号波形図、第１０図は第８図の基準信号発生回路の具体
的構成の一例を示す回路図、第１１図は第８図の位相比
較回路の具体的構成の一例を示す回路図、第１２図は第
８図のループフィルタの具体的構成の一例を示す回路図
である。 １１・・・入力端子、１２・・・Ａ／Ｄ変換回路、１３
・・・基準信号発振回路、１４・・・位相比較回路、１
５・・・ループフィルタ、１６・・・Ｄ／Ａ変換回路、
１８・・・２値化回路、１９．２２・・・端子、２１・
・ＤＣｏ、２３・・・ＬＰＦ。 出願人代理人　弁理士　鈴江武彦 第 図 軍 図 第 図 ＳＣに 第 図 第 図 Ｇ ＳＣに Ｇ 第 図

Claims (1)

1. 【特許請求の範囲】 入力信号とこの入力信号をサンプリングするためのサン
   プリングクロックとの位相差を検出する位相差検出手段
   と、 この位相差検出手段の検出出力に基づいて発振周波数が
   デジタル的に制御されるもので、発振出力を諧調を持た
   せた状態で出力する発振手段と、この発振手段の発振出
   力をアナログ信号に変換するデジタル／アナログ変換手
   段と、 このデジタル／アナログ変換手段の変換出力から低域成
   分を抽出する低域成分抽出手段と、この低域成分抽出手
   段の抽出出力を２値化して上記サンプリングクロックと
   する２値化手段とを具備したことを特徴とするサンプリ
   ングクロック発生回路。