JPH04175941A - 共有メモリの制御方法およびその装置 - Google Patents
共有メモリの制御方法およびその装置Info
- Publication number
- JPH04175941A JPH04175941A JP2304440A JP30444090A JPH04175941A JP H04175941 A JPH04175941 A JP H04175941A JP 2304440 A JP2304440 A JP 2304440A JP 30444090 A JP30444090 A JP 30444090A JP H04175941 A JPH04175941 A JP H04175941A
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- JP
- Japan
- Prior art keywords
- cpus
- control circuit
- memory
- cpu
- shared memory
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【産業上の利用分野１
本発明は複数のＣＰＵからアクセスされる共有メモリ（
マルチボートメモリともいう）を効率よくアクセスする
ための共有メモリの制御方法およびその装置に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。 【従来の技術】 第２図はこの種の共有メモリの制御回路の構成例を示す
。同図において、１ （１−１〜１−ｎ）はマイクロプ
ロセッサ（ＣＰＵとも記す）、２は共有メモリ（単にメ
モリともいう）、３はＣＰＵ １〜１〜１−ｎとメモリ
２との間に設けられたメモリ制御回路である。 ここで１−１〜１−ｎは異なるマイクロプロセンサ（Ｃ
ＰＵ）を示し、ＣＬ Ｋ （ＣＬＫＩ、ＣＬに２−−−
ＣＬｋｎ）は、各々ＣＰ ０１−１． ＣＰ Ｕｌ−２
・・ＣＰ Ｕｌ−ｎに与えられる動作クロックである。 この動作り０７りＣＬＫＩ、ＣＬＫ２・・ＣＬＫｎは多
くの場合、周波数がそれぞれ異なる。そのためＣＰ Ｕ
ｌ−１，ＣＰ Ｕｌ−２・・ＣＰ Ｕｌ−ｎの動作速度
もそれぞれ異なる。 メモリ制御回路３は各ＣＰＵＩからのメモリアクセスが
メモリ２上で衝突しないように調停する機能を持つ。ア
クセス要求信号ＲＥ Ｑ （ＲＥＱＩ、ＲＥＱ２゜−−
−−ＲＥＱｎ）は、それぞれＣＰ Ｕ １−１〜１−ｎ
が共有メモリ２をアクセスしようとする信号である。こ
こでメモリ制御回路３はアクセス要求信号ＲＥＱを出力
したＣＰＵＩの１つを予め定められた優先順位の決定方
法に従って選択し、その選択されたＣＰＵＩのアクセス
要求信号ＲＥＱを共有メモリ２に与え、該ＣＰＵＩが共
有メモリ２をアクセスできるようにする。 このような構成では、動作の速いＣＰＵの性能を確保す
るため、メモリ制御回路３の動作クロックＣＬＫＸには
、各ＣＰＵの動作クロックＣＬＫＩ 。 ＣＬＫ２・・・ＣＬＫｎのうち最も周波数の高いものを
用いることがある。
マルチボートメモリともいう）を効率よくアクセスする
ための共有メモリの制御方法およびその装置に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。 【従来の技術】 第２図はこの種の共有メモリの制御回路の構成例を示す
。同図において、１ （１−１〜１−ｎ）はマイクロプ
ロセッサ（ＣＰＵとも記す）、２は共有メモリ（単にメ
モリともいう）、３はＣＰＵ １〜１〜１−ｎとメモリ
２との間に設けられたメモリ制御回路である。 ここで１−１〜１−ｎは異なるマイクロプロセンサ（Ｃ
ＰＵ）を示し、ＣＬ Ｋ （ＣＬＫＩ、ＣＬに２−−−
ＣＬｋｎ）は、各々ＣＰ ０１−１． ＣＰ Ｕｌ−２
・・ＣＰ Ｕｌ−ｎに与えられる動作クロックである。 この動作り０７りＣＬＫＩ、ＣＬＫ２・・ＣＬＫｎは多
くの場合、周波数がそれぞれ異なる。そのためＣＰ Ｕ
ｌ−１，ＣＰ Ｕｌ−２・・ＣＰ Ｕｌ−ｎの動作速度
もそれぞれ異なる。 メモリ制御回路３は各ＣＰＵＩからのメモリアクセスが
メモリ２上で衝突しないように調停する機能を持つ。ア
クセス要求信号ＲＥ Ｑ （ＲＥＱＩ、ＲＥＱ２゜−−
−−ＲＥＱｎ）は、それぞれＣＰ Ｕ １−１〜１−ｎ
が共有メモリ２をアクセスしようとする信号である。こ
こでメモリ制御回路３はアクセス要求信号ＲＥＱを出力
したＣＰＵＩの１つを予め定められた優先順位の決定方
法に従って選択し、その選択されたＣＰＵＩのアクセス
要求信号ＲＥＱを共有メモリ２に与え、該ＣＰＵＩが共
有メモリ２をアクセスできるようにする。 このような構成では、動作の速いＣＰＵの性能を確保す
るため、メモリ制御回路３の動作クロックＣＬＫＸには
、各ＣＰＵの動作クロックＣＬＫＩ 。 ＣＬＫ２・・・ＣＬＫｎのうち最も周波数の高いものを
用いることがある。
前述のようにメモリ制御回路３の動作クロックＣＬＫＸ
として、各ＣＰＵの動作クロック中の最高周波数のクロ
ックを用いた場合、制御回路３゜メモリ２とも最も高い
周波数で動作することが要求され、これらの部品が高価
となるが、この最も高い周波数で動作するＣＰＵＩの共
有メモリ２へのアクセス頻度が低い時には、高価な部品
が充分活用されないという問題が生じる。またＣＰＵ動
作クロりクＣＬＫＩ 、 ＣＬＫ２・・・ＣＬＫｎの内
から周波数の低いものを選ぶと、動作の速いＣＰＵには
、待ち時間が増え、ＣＰＵの性能低下が生じる。 そこで本発明は複数ＣＰＵが共有するメモリを、そのＣ
ＰＵの速度に合わせて最も効率よくアクセスできるよう
にすることができる共有メモリの制御方法およびその装
置を提供することを課題とする。
として、各ＣＰＵの動作クロック中の最高周波数のクロ
ックを用いた場合、制御回路３゜メモリ２とも最も高い
周波数で動作することが要求され、これらの部品が高価
となるが、この最も高い周波数で動作するＣＰＵＩの共
有メモリ２へのアクセス頻度が低い時には、高価な部品
が充分活用されないという問題が生じる。またＣＰＵ動
作クロりクＣＬＫＩ 、 ＣＬＫ２・・・ＣＬＫｎの内
から周波数の低いものを選ぶと、動作の速いＣＰＵには
、待ち時間が増え、ＣＰＵの性能低下が生じる。 そこで本発明は複数ＣＰＵが共有するメモリを、そのＣ
ＰＵの速度に合わせて最も効率よくアクセスできるよう
にすることができる共有メモリの制御方法およびその装
置を提供することを課題とする。
前記の課題を解決するために、請求項１）の制御方法は
「それぞれ個別の第１の動作クロック（ＣＬ Ｋなど〕
で動作する複数のＣＰＵ （１など）と、 前記の各ＣＰＵによるアクセスが可能な共有メモリ（２
など）と、 第２の動作クロック（ＣＬＫＸなと）で動作し、前記の
各ＣＰＵのアクセス要求信号（ＲＥ Ｑなど）を入力し
、要求を出したＣＰＵの１つを選択し、該ＣＰＵの前記
アクセス要求信号を前記共有メモリに与えるメモリ制御
回路（３など）とを備えたシステムにおいて、 前記第２の動作クロックを前記共有メモリにアクセスす
ることとなった前記ＣＰＵの第１の動作クロックに、こ
のアクセスのつど等しくするようにｊするものとし、ま
た 請求項２）の制御装置は、ｒそれぞれ個別の第１の動作
クロック （ＣＬＫなと）で動作する複数のＣＰＵ （
１など）と、 前記の各ＣＰＵによるアクセスが可能な共有メモリ（２
など）と、 第２の動作クロック（ＣＬＫＸなど）で動作し、前記の
各ＣＰＵのアクセス要求信号（ＲＥＱなど）を入力し、
要求を出したＣＰＵの１つを選択し、該ＣＰＵの前記ア
クセス要求信号を前記共有メモリに与えるメモリ制御回
路（３など）とを備えたシステムにおいて、 前記の各ＣＰＵからのアクセス要求信号と、この各Ｃ，
Ｐ、Ｕの前記第１の動作クロックとを人力し、前記メモ
リ制御回路によって選択されるＣＰＵについての第１の
動作クロックを前記第２の動作りロックとして前記メモ
リ制御回路に与える手段（クロック選択回路４など）を
備えたことを特徴とする共有メモリの制御回路。
「それぞれ個別の第１の動作クロック（ＣＬ Ｋなど〕
で動作する複数のＣＰＵ （１など）と、 前記の各ＣＰＵによるアクセスが可能な共有メモリ（２
など）と、 第２の動作クロック（ＣＬＫＸなと）で動作し、前記の
各ＣＰＵのアクセス要求信号（ＲＥ Ｑなど）を入力し
、要求を出したＣＰＵの１つを選択し、該ＣＰＵの前記
アクセス要求信号を前記共有メモリに与えるメモリ制御
回路（３など）とを備えたシステムにおいて、 前記第２の動作クロックを前記共有メモリにアクセスす
ることとなった前記ＣＰＵの第１の動作クロックに、こ
のアクセスのつど等しくするようにｊするものとし、ま
た 請求項２）の制御装置は、ｒそれぞれ個別の第１の動作
クロック （ＣＬＫなと）で動作する複数のＣＰＵ （
１など）と、 前記の各ＣＰＵによるアクセスが可能な共有メモリ（２
など）と、 第２の動作クロック（ＣＬＫＸなど）で動作し、前記の
各ＣＰＵのアクセス要求信号（ＲＥＱなど）を入力し、
要求を出したＣＰＵの１つを選択し、該ＣＰＵの前記ア
クセス要求信号を前記共有メモリに与えるメモリ制御回
路（３など）とを備えたシステムにおいて、 前記の各ＣＰＵからのアクセス要求信号と、この各Ｃ，
Ｐ、Ｕの前記第１の動作クロックとを人力し、前記メモ
リ制御回路によって選択されるＣＰＵについての第１の
動作クロックを前記第２の動作りロックとして前記メモ
リ制御回路に与える手段（クロック選択回路４など）を
備えたことを特徴とする共有メモリの制御回路。
各ＣＰＵｌ−１〜ｌ−ｎのアクセス要求信号ＲＥＱ１〜
ＲＥＱｎと各動作クロックＣＬＫ１〜ＣＬＫｎとを入力
し、メモリ制御回路３によって選択されるＣＰＵについ
ての動作クロックＣＬＫをメモリ制御回路３に対し動作
クロックＣＬＫＸとして与えるクロック選択回路４を設
ける。
ＲＥＱｎと各動作クロックＣＬＫ１〜ＣＬＫｎとを入力
し、メモリ制御回路３によって選択されるＣＰＵについ
ての動作クロックＣＬＫをメモリ制御回路３に対し動作
クロックＣＬＫＸとして与えるクロック選択回路４を設
ける。
第１図は本発明の実施例としての構成を示すブロック回
路図で、第２図に対応するものである。 第１図においては、メモリ制御回路３に入力する動作ク
ロックＣＬＫＸを各ＣＰ Ｕ １−１〜１−ｎのクロッ
クＣＬＫＩ〜ＣＬ Ｋｎから選択できるようにクロック
選択回路４を新たに設けた。即ち各ＣＰＵ１−１〜１−
ｎからのアクセス要求信号ＲＥＱＩ〜ＲＥＱｎおよび動
作クロックＣＬＫ１〜ＣＬＫｎは、このクロック選択回
路４に人力されるように構成されており、クロック選択
回路４は、アクセス要求信号ＲＥＱを出力したＣ Ｐ
０１のうちメモリ制御回路３によって選択されるべきＣ
Ｐ Ｕｌの動作クロックＣＬＫを選択し、動作クロック
ＣＬＫＸとしてメモリ制御回路３に入力する。
路図で、第２図に対応するものである。 第１図においては、メモリ制御回路３に入力する動作ク
ロックＣＬＫＸを各ＣＰ Ｕ １−１〜１−ｎのクロッ
クＣＬＫＩ〜ＣＬ Ｋｎから選択できるようにクロック
選択回路４を新たに設けた。即ち各ＣＰＵ１−１〜１−
ｎからのアクセス要求信号ＲＥＱＩ〜ＲＥＱｎおよび動
作クロックＣＬＫ１〜ＣＬＫｎは、このクロック選択回
路４に人力されるように構成されており、クロック選択
回路４は、アクセス要求信号ＲＥＱを出力したＣ Ｐ
０１のうちメモリ制御回路３によって選択されるべきＣ
Ｐ Ｕｌの動作クロックＣＬＫを選択し、動作クロック
ＣＬＫＸとしてメモリ制御回路３に入力する。
本発明によれば、各ＣＰＵｌ−１〜１−ｎからのアクセ
ス要求信号ＲＥＱ１〜ＲＥＱｎを、クロック選択回路４
に入力し、クロック選択回路４がこの要求ＲＥＱを出し
たＣＰＵＩの動作クロックＣＬＫを選択してメモリ制御
回路３に与えるようにしたので、メモリ制御回路３はア
クセスしたＣＰＵ１ と同一のクロックで動作すること
ができる。 そのため、高速のＣＰＵの不要な待ち時間やメモリ制御
回路３および共有メモリ２の常時の過度の高速動作をな
くすことができる。
ス要求信号ＲＥＱ１〜ＲＥＱｎを、クロック選択回路４
に入力し、クロック選択回路４がこの要求ＲＥＱを出し
たＣＰＵＩの動作クロックＣＬＫを選択してメモリ制御
回路３に与えるようにしたので、メモリ制御回路３はア
クセスしたＣＰＵ１ と同一のクロックで動作すること
ができる。 そのため、高速のＣＰＵの不要な待ち時間やメモリ制御
回路３および共有メモリ２の常時の過度の高速動作をな
くすことができる。
第１図は本発明の実施例としての構成を示すブロック回
路図、 第２図は第１図に対応する従来の回路図である。 １ （１−１〜１−ｎ） ： ＣＰ Ｕ、２：共有メモ
リ、３゜メモリ制御回路、４：クロツタ選択回路、ＣＬ
Ｋ（ＣＬＫＩ 〜ＣＬＫｎ）、ＣＬＫＸ ：動作りｏ
７り、ＲＥＱ （ＲＥＱＩ 〜ＲＥＱｎ）：アクセス要
求信号。 動ｆ乍クロ・、り 、ｔｌＦＡ
路図、 第２図は第１図に対応する従来の回路図である。 １ （１−１〜１−ｎ） ： ＣＰ Ｕ、２：共有メモ
リ、３゜メモリ制御回路、４：クロツタ選択回路、ＣＬ
Ｋ（ＣＬＫＩ 〜ＣＬＫｎ）、ＣＬＫＸ ：動作りｏ
７り、ＲＥＱ （ＲＥＱＩ 〜ＲＥＱｎ）：アクセス要
求信号。 動ｆ乍クロ・、り 、ｔｌＦＡ
Claims (1)
- 【特許請求の範囲】 １）それぞれ個別の第１の動作クロックで動作する複数
のＣＰＵと、 前記の各ＣＰＵによるアクセスが可能な共有メモリと、 第２の動作クロックで動作し、前記の各ＣＰＵのアクセ
ス要求信号を入力し、要求を出したＣＰＵの１つを選択
し、該ＣＰＵの前記アクセス要求信号を前記共有メモリ
に与えるメモリ制御回路とを備えたシステムにおいて、 前記第２の動作クロックを前記共有メモリにアクセスす
ることとなった前記ＣＰＵの第１の動作クロックに、こ
のアクセスのつど等しくするようにしたことを特徴とす
る共有メモリの制御方法。 ２）それぞれ個別の第１の動作クロックで動作する複数
のＣＰＵと、 前記の各ＣＰＵによるアクセスが可能な共有メモリと、 第２の動作クロックで動作し、前記の各ＣＰＵのアクセ
ス要求信号を入力し、要求を出したＣＰＵの１つを選択
し、該ＣＰＵの前記アクセス要求信号を前記共有メモリ
に与えるメモリ制御回路とを備えたシステムにおいて、 前記の各ＣＰＵからのアクセス要求信号と、この各ＣＰ
Ｕの前記第１の動作クロックとを入力し、前記メモリ制
御回路によって選択されるＣＰＵについての第１の動作
クロックを前記第２の動作クロックとして前記メモリ制
御回路に与える手段を備えたことを特徴とする共有メモ
リの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2304440A JPH04175941A (ja) | 1990-11-09 | 1990-11-09 | 共有メモリの制御方法およびその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2304440A JPH04175941A (ja) | 1990-11-09 | 1990-11-09 | 共有メモリの制御方法およびその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04175941A true JPH04175941A (ja) | 1992-06-23 |
Family
ID=17933037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2304440A Pending JPH04175941A (ja) | 1990-11-09 | 1990-11-09 | 共有メモリの制御方法およびその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04175941A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6785833B2 (en) | 1993-10-15 | 2004-08-31 | Renesas Technology Corp. | Data processing system and image processing system |
| US7757062B2 (en) | 2006-03-13 | 2010-07-13 | Panasonic Corporation | Semiconductor integrated circuit apparatus |
-
1990
- 1990-11-09 JP JP2304440A patent/JPH04175941A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6785833B2 (en) | 1993-10-15 | 2004-08-31 | Renesas Technology Corp. | Data processing system and image processing system |
| US6789210B2 (en) | 1993-10-15 | 2004-09-07 | Renesas Technology Corp. | Data processing system having memory including mode register |
| US7254737B2 (en) | 1993-10-15 | 2007-08-07 | Renesas Technology Corp. | Data processing system and image processing system |
| US7711976B2 (en) | 1993-10-15 | 2010-05-04 | Renesas Technology Corp. | Data processing system and image processing system |
| US8332683B2 (en) | 1993-10-15 | 2012-12-11 | Renesas Electronics Corporation | Data processing system and image processing system |
| US7757062B2 (en) | 2006-03-13 | 2010-07-13 | Panasonic Corporation | Semiconductor integrated circuit apparatus |
| US8086814B2 (en) | 2006-03-13 | 2011-12-27 | Panasonic Corporation | Semiconductor integrated circuit apparatus |
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