JPH04176232A - パケット通信方式およびパケット通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 ・　　６・ 本発明は、パケット通信システムにおける、複数の物理
又は論理回線を用いた伝送方式及び装置に関するもので
ある。特にＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ　　Ｔｒ
ａｎｓｆｅｒ　Ｍｏｄｅ；非同期転送モード）方式によ
るパケット伝送に好適なパケット通信方式及びパケット
通信装置に関する。

〔従来の技術〕

通信分野における広帯域・マルチメディア化に対しＣＣ
ＩＴＴ（国際電信電話喚問委員会）で合意がなされたＡ
ＴＭ　（ＡｓｙｎｃｈｒｏｎｏｕｓＴｒａｎｓｆａｒ　
Ｍｏｄｅ）方式では、セルと呼ばれる固定長パケットを
用いて伝送／交換を行う。

このセルを伝送する装置においては、呼毎に固定された
スロッ１〜を持たないため、任意の位置にセルを伝送可
能であり、効率のよい多重が可能である。

これに関し、野口他による文献（ｒＡＴＭ交換網におけ
る統計的多重化効果とバーストトラヒックの規定法」、
電子情報通信学会論文誌Ｂ−Ｉ。

Ｖｏｗ、Ｊ７３Ｂ−Ｉ、Ｎｏ、１．ｐｐ、２５−３３（
１９９０年１月））の図３（ｐ２７）に示されるように
、１呼当りの最大速度が伝送路容量に比べ小さい領域で
は大きな多重化効果が得られることが示されている。

〔発明が解決しようとする課題〕

しかしながら、１呼当りの最大速度が伝送路容量に近づ
くと、その多重化効果が小さくなるという問題がある。

本発明の目的は、複数の回線を用い、等価的に伝送容量
を増し、呼の最大速度に対し伝送容量を大きくすること
により伝送路の多重化効果を大きくすることにある。

また、本発明の他の目的は、リング又はバス状に複数の
通信ノートが配置されているシステムにおいて、複数本
のリング又はバスを用いて等価的に伝送容量を増し、多
重化効果を大きくし、かつ伝送遅延を減少させることに
ある。

また、本発明の他の目的は、上記２つの目的を実現する
に当ってのハード量を減少させること、及び大規模シス
テムに適応可能とすることにある。

・　　７　・ 〔課題を解決するための手段〕 上記目的を達成するために、送信側では、送信セルを一
定の順序で伝送路に送出し、受信側では伝送されて来た
セルを一旦バッファで受信し、送信側と同一順序で読み
出しを行う。

上記目的を達成するために、リング上又はバス状の伝送
路に挿入された通信ノードにおいて、送信側では、送信
セルを適当な順序で送信バッファに書き込み、伝送路の
空いた適当な時刻に伝送路に該送出セルを送出し、一方
、受信側ノードでは、自ノード宛のセルを一旦受信バッ
ファに蓄積し、それを送信側ノードで送信バッファに書
き込んだのと同一の順序で読み出しを行う。

また上記目的を達成するために、送信側ノードでは一定
の周期毎に特別なセル″リスタートセル″を全伝送路に
対し、挿入又は全送信バッファに対し書き込み、一方受
信側ノードでは、該リスタートセルをある伝送路で受信
した場合はその伝送路に到着するセルの読み出しを一時
停止し、全伝送路にリスタートセルが到着した後に、順
序の最初、　８　。

の伝送路から読み出しを再開する。

また上記目的を達成するために、受信側ノードにおける
受信バッファとして遠藤他による文献（”ＡＴＭ交換ア
ーキテクチャの一提案″電子情報通信学会技術研究報告
、　Ｓ　Ｓ　Ｅ８８−５６（１９８８年７月）に示され
るような共通バッファ型メモリを用い、送信ノード毎か
つ受信伝送路毎にアドレスチェーンを組み受信セルを該
共通バッファ型メモリに蓄積し、受信セルの管理を送信
ノード毎に受信伝送路毎に行う。

また上記目的を達成するために送信側では、複数の書き
込み制御回路と、受信側では複数の受信バッファとそれ
を制御する複数の読み出し制御回路及び複数の回線から
到着するセルを該複数の制御回路に振り分けるＡＴＭス
イッチを用いる。

〔作用〕

本発明によるパケット通信方式は、送信側ノードと受信
側ノードで同一順序で送受信を行うので、セルの順序性
を損わない。従って、複数の伝送路を用い等価的に大容
量を持つ１本の伝送路を実現出来る。

たとえ、送信バッファあるいは伝送路上での遅延変動に
より、受信側でセルの到着順序が入れ替った場合も、同
一順序で読み出しを行っているため、早く到着したセル
は受信バッファで待たせることにより順序性が誤ること
はない。

更に、伝送路誤り等である伝送路のセルが欠落した場合
、セルの順序が誤り続けるのを防ぐため、特別なセル″
リスタート”セルを用い周期的に順序性の確認を行う。

また、万一順序が誤っていた場合には、順序の再調整を
行う。

更に、受信側ノードにおける受信バッファを共通バッフ
ァ型メモリとすることにより受信セルを送信側ノード毎
に管理を行い、例えばある送信元ノードからのセルが読
み出せないため、他送信元ノードからのセルが読み出せ
ないといったようなことがなくなるため、バッファ量の
削減及び、伝送遅延時間の削減が可能となる。

更に受信側ノードでは複数の書き込み制御回路を用い、
送信側ノードでは複数の受信バッファを用い分割的に書
き込み、読み出し制御を行うことにより、装置規模の拡
大に容易に対応可能となる。

〔実施例〕

以下、本発明の実施例を第１２図〜第９図により説明す
る。

本実施例は、第６図に示されるリンク状の伝送路６１８
に複数の通信ノード６００〜６０５が挿入され、各通信
ノード６００〜６０５に、多数の加入者６０６〜６１７
を収容する構成を取り、加入者６０６〜６１７間で通信
を行うシステムに対し、本発明を適用した場合を示すも
のである。

なお第６図における点線は、加入者６０７が送信側、加
入者６１３が受信側となって通信を行う場合の経路を示
したものである。

第１図は、第６図にある通信ノード６００〜６０５に対
し、本発明を適用した場合の送信側ノード１００と受信
側ノード１０１の動作を説明するためのブロック図であ
り、第１図における各通信ノード６００〜６０６は、第
６図における送信側ノード］、　００と受信側ノード１
０１の両方の機能を持つ。ここ・　１１　・ では、伝送路の本数を４とした場合を示しである。

第１図において、送信側ノード１００は、加入者からの
セルを送信先ノード毎に一定の順序で振り分ける書き込
み制御回路１０３と、送信セルを待機させる送信バッフ
ァ１０４〜１０７と、リング状の伝送路１３２〜１３５
（受信側）、　１４０〜１４３（送信側）に対し送信バ
ッファ１０８〜１１１に蓄積されている送信セルの送信
判定を行う送信制御回路１０８〜１１１と、−定周期毎
にリスタートセルを全伝送路に対して生成するりスター
１へセル生成回路１０２と、リング上の伝送路１３２〜
１３５．１４０〜１４３と物理的インタフェースを取る
第１のインタフェース回路１１２〜１１５より構成され
る。

また受信側ノード１０１は、リング状の伝送路１４０〜
】４３（受信側）、１３６〜１３９（送信側）と物理的
インタフェースを取る第２のインタフェース回路１１６
〜１１９と、リング状の伝送路１４０〜１４３から受信
されるセルの自ノードへの受信判定を行う受信制御回路
１２０〜１２３と、自ノード宛の受信セルを一旦蓄積す
る受信バッファ１２４と、該受信バッファ１２４・　１
２・ から送信順序を保証して受信セルの読み出し制御を行う
読み出し制御回路１２５より構成される。

以下第１図の動作を説明する。

送信側加入者から到着したセルは、書き込み制御回路１
０３により一定の順序で送信バッファ１０４〜１０７に
１セルづつ書き込まれる。この制御は、送信先ノード毎
に順序を管理して行われる。またリスタートセル生成回
路１０２は、送信先ノード毎に送信セル数を管理し一定
セル送信した所で、その送信先ノードに対するリスター
トセルを全伝送路１４０〜１４３に対し生成する。生成
されたりスタートセルは書き込み制御回路１０３により
全送信バッファ１０４〜１０７に書き込まれる。

送信制御回路１０８〜１１１はリング状伝送路１３２〜
１３５を監視し、空セルが到着した場合に送信バッファ
１０４〜１０７に送信セルが蓄積されていればそれをリ
ング状伝送路１４０〜１４３に、第１のインタフェース
回路１１２〜１１５を介して送出する。

但し、空セルが到着した場合でも、各ノードが公平にリ
ングを使用するための公平制御等行われる場合は適当な
時期か来るまで送信しない場合がある。

一方受信側ノーＦＩＯＩでは、リンク状伝送路１４０〜
１４３から受信されるセルを、受信制御回路１２０〜］
２３で監視し、自ノード宛のセルの場合は、受信バッフ
ァ１２４に一旦蓄積する。受信バッファ１２４に蓄積さ
れた受信セルは、読み出し制御回路１２５により、送信
側ノード１００において送信バッファ１０４〜１０７に
書き込むのと同一順序で読み出しを行う。この際受信側
ノード］０１には、送信側ノーｌ＜１００以外のノード
からのセルも到着するため、読み出し制御は送信元ノー
ド毎に読み出し順序を管理して行われる。

次に第４図及び第５図を用いてさらに詳しく本実施例の
動作を説明する。

第４図に、本実施例に用いられるセルの構成を示す。本
図に示されるようにセルはヘッダと情報フィールドから
構成され、固定長の長さを持つ。

ヘッダ中には送信先ノードの識別紙が挿入され、これに
より各ノード受信判定を行う。

第５図は、リング状伝送路１４０〜１４３上での送信セ
ル及びリスタートセルの送信例を示したものである。こ
の例では、送信セルは、伝送路１４０に対する送信バッ
ファ］、０４から順に書き込みを行った場合を示し、セ
ル中の番号は送信側加入者からのセルの到着順を示した
ものである。また、リスタートセルは８セル毎に挿入を
行っている。この図に示される様に、リング状伝送路１
４０〜１４３に送出される順序は、送信バッファ１０４
〜１．０７での送信待ち時間があるため必すしも一致し
なく、従って受信側ノード１０１に到着する順序が入れ
替わる可能性がある。しかし、常に受信バッファから受
信セルを読み出すのをリング状伝送路１４０から到着し
たものから順に読み出せば、順番が入れ替わることはな
い。但し、伝送誤り等でヘッダが誤っであるセルが受信
出来なくなった場合、その伝送路から到着するセルは、
１つづつ前の周期で読み出されることにより、順序が誤
り続けることになる。そこでリスタートセルを周期的に
挿入することにより、順序性の確認、順序の再調整を行
°　１５　゛ う。すなわち、リスタートセルが全伝送路に到着した後
次の読み出し周期を再開することにより順序を正しく戻
す。

次に受信バッファ］２４と読み出し制御回路１２５のさ
らに詳細な構成と動作を第２図及び第３図に示す２つの
構成例で説明する。

第２図は、入力側のリング状伝送路１４０〜１４３毎に
バッファを設置した場合の受信バッファ２００と読み出
し制御回路２０１の構成例を示したものである。

第２図において受信バッファ２００は、リング状伝送路
１４０〜１４３対応に設けられるＦＩＦ○（ファース１
−インファーストアウト）メモリ２０２〜２０５と、Ｆ
工Ｆ○メモリ２０２〜２０５から読み出されるセルを多
重する多重回路２０６より構成される。

読み出し制御回路２０１は、受信セルのヘッダを解析し
、送信元ノード及びリスター１〜セルの識別を行うヘッ
ダ解析回路２０７と、到着セル順にヘッダ解析回路２０
７からの情報を蓄える到着セルデータ蓄積回路２０８と
、到着セルデータ蓄積・１６　・ 回路２０８からのデータを切り替えるセレクタ２０９と
、送信元ノード毎にセル到着状態を記憶する状態管理メ
モリ２１０と、状態管理メモリ２１０からの情報を基に
読み出し判定制御を行う読み出し判定回路２１３ト、Ｆ
　Ｉ　ＦＯメモリ２０２〜２０５ノ書き込み制御を行う
メモリ書き込み制御回路２１１と、読み出し判定回路２
１３からの指示に従い、ＦＩＦＯメモリ２０２〜２０５
からセルの読み出し制御を行うメモリ読み出し制御回路
２１２から構成される。

以下第２図に示される受信バッファ２００と読み出し制
御回路２０１の動作を説明する。

第１図における受信制御回路１２０〜１２３からの受信
セルは、対応するＦＩＦ○メモリ２０２．２０５に書き
込まれる。但しリスター１〜セルは、書き込まれずここ
で廃棄される。受信セルのヘッダ部分は、同時にヘッダ
解析回路２０７に送られ送信元ノード及びリスタートセ
ルの判別が行われる。その結果は到着セルデータ蓄積回
路２０８にリング状伝送路１４０〜１４３毎に順に蓄積
される。そのデータは、セレクタ２０９により順に、状
態管理メモリ２］０に送られ、送信元ノード毎に蓄積さ
れているセル到着状態が読み出し判定回路２１３に送ら
れ、セル読み出しの可否が判定される。

第７図に状態管理メモリ２１０の記憶データの内容を示
す。データとしては、次に読み出す伝送路番号とりスタ
ートセルの到着状況と、最後に到着したセルの到着時刻
（タイム）が記憶される。第７図の例では、送信元ノー
ド１については、次は２番目の伝送路１４１に到着した
セルを読み出すことを示している。またリスタートセル
は現在の周期では到着していないことを示している。送
信元ノード２については、次は１番目の伝送路から読み
出すことになっているが、１番目の伝送路１４０にはり
スタートセルが到着しているため、その読み出しは、全
伝送路にリスタートセルが到着してから開始される。最
後に到着したセルの到着時刻（タイム）は、伝送誤り等
でのりスター１へセル紛失又は、異なる送信元からのセ
ル同士が互いに相手の読み出しをブロックした場合に対
処するためのタイマとなるもので、ある一定期間以上読
み出し動作が停止した場合は、読み飛ばしを行う。

以上の判定、処理は、読み出し制御回路２１．３で、実
行され、セルをＦＩＦＯメモリ２０２〜２０５から読み
出した場合は到着セルデータ蓄積回路２０８の読み出し
セルに対応するデータを消去し、また状態管理メモリ２
１０の欣読出伝送路の値を更新する。

第３図は、受信バッファとして共通バッファ型メモリを
適用した場合の受信バッファ３００と読み出し制御回路
３０１の構成例を示したものである。

第３図において、受信バッファ３００は、第１図におけ
る受信制御回路１２０〜１２３からの受信セルを多重す
る多重回路３０２と受信セルを送信元ノード、入力伝送
路毎にチェーンを組み蓄積する共通バッファ型メモリ３
０３より構成される。

また読み出し制御回路３０１は、受信セルのヘッダを解
析し、送信ノード及びリスター１−セルの識別を行うヘ
ッダ解析回路３０４と、次の受信セルが到着した場合に
共通バッファ型メモリ３０３に書き込む際の書き込みア
ドレスを送信元ノード毎に入力伝送路毎に記憶する書き
込みアドレスメ”　１９　。

モリ３０５と、送信元ノード毎にセル到着状態を管理す
る状態管理メモリ３０６と、状態管理メモリ３０６から
の情報を基に、共通バッファ型メモリ３０３からのセル
の読み出し判定を行う読み出し判定回路３０７と、読み
出し判定回路３０７からの情報を基に順にセルの読み出
し制御を行うメモリ読み出し制御回路３１０と、次に読
み出すセルのアドレスを送信元ノード毎、受信伝送路毎
に記憶する読み出しアドレスメモリ３０９と、共通バッ
ファ型メモリ３０３の空アドレスを記憶する空アドレス
管理メモリ３０８より構成される。

以下第３図に示される受信バッファ３００と読み出し制
御回路３０１の動作を説明する。

第１図における受信制御回路１２０〜１２３からの受信
セルは、多重回路３０２により多重され、共通バッファ
型メモリ３０３に書き込まれる。但しリスター１へセル
は、書き込まれずここで破棄される。

受信セルのヘッダ部分は同時にヘッダ解析回路３０４に
送られ、送信元ノード及びリスタートセルの判別が行わ
れる。その結果は状態監視メモリ゛　２０　。

３０６に記憶される。上記受信セルを共通バッファ型メ
モリ３０３に書き込む際、空アドレス管理メモリ３０８
から次に書き込むアドレスが出力され、共通バッファ型
メモリ３０３の受信セルと同じアドレスに、その次に書
き込むアドレスが書き込まれる。また、書き込みアドレ
スメモリ３０５に対してもその次に書き込むアドレスが
記憶され、次のセルはそのアドレスの場所に書き込まれ
る。

共通バッファ型メモリ３０３には、受信セルと次のセル
のアドレスがいつしぷに記憶されるため、受信セルを読
み出すと次に読み出すべきアドレスが出力される。その
次に読み出すべきアドレスは読み出しアドレスメモリ３
０９に記憶され次のセルはそのアドレスに従って読み出
される。読み出しの終ったアドレスは、空ア１（レス管
理メモリ３０８に戻される。

すなわち、上記共通バッファメモリ３０３では、受信セ
ルが送信元ノード毎、入力伝送路毎に、アドレスのチェ
ーンを作りそれぞれがＦＩＦ○（ファーストインファー
ス１−アウト）メモリと同様に機能する。

一方読み出し判定回路３０７は受信セルが到着すると状
態管理メモリ３０６から受信セルの送信元ノー１くに対
するチークを取り込み、読み出しの可否を判定する。読
み出しが可能ならば、読み出し可能な、セルを、読み出
し制御部３１０に読み出し順にその送信元ノード及び入
力伝送路を通知する。

第８図は状態管理メモリ３０７の記憶内容を示したもの
であり、次の読み出し伝送路番号と、各伝送路１４０〜
１４３に対応する共通バッファ内蓄積セル数と、各伝送
路１４０〜１４３におけるリスタートセルの現在の周期
での到着状況と、最後に到着したセルの到着時刻（タイ
ム）が記憶される。第８図の例では送信元ノード１につ
いては次は２番目の伝送路１４１に到着したセルを読み
出すことを示している。又リスタートセルは現在の周期
では到着していないことを示す。この状態で２番目の伝
送路１４１にセルが到着した場合、そのセルが読み出し
可能となる他、３番目の伝送路１４２と４番目の伝送路
１４３にもセルが到着しているので、前記到着したセル
に続いて順に読み出しが可能となる。

送信元ノート２については、次は３番目の伝送路１４２
に到着したセルを読み出すことを示している。またリス
ター１〜セルが１番目の伝送路１４０に到着している。

この状態で３番目の伝送路１４２にセルが到着した場合
、そのセルが読み出し可能となる他、４番目の伝送路１
４３にもセルが到着しているのでそのセルも続いて読み
出し可能となる。しかし、１番目の伝送路１４０に到着
しているセルは、その伝送路１４０に既にリスター１−
セルが到着しているため、全伝送路１４０〜１４３にリ
スタートセルが到着した後に読み出し可能となる。

最後に到着したセルの到着時刻（タイム）は伝送誤り等
で、リスタートセル紛失等の場合に対処するためのタイ
マとなるもので、ある一定期間以上読み出し動作が停止
した場合は、次のセル又は次の周期の始めのセルから読
み出しを再開する。

以上の判定・処理は、読み出し判定回路３０７て実行さ
れ、読み出し可能セル情報（送信元ノード番号及び伝送
路番号）は、読み出し順に読み出し制御回路３１０に送
られる。読み出し制御回路３１０では、前記読み出し可
能セル情報に基づいて読み出しアドレスメモリ３０９に
読み出し送信元ノード番号及び伝送路番号をセル周期毎
に送り出すことにより、読み出しアドレスメモリ３０９
から次の読み出しアドレスが出力され共通バッファ型メ
モリ３０３から順に受信セルが読み出される。

次に本発明を、さらに大規模な装置に適用する場合の実
施例を第９図を用いて説明する。

第９図は、第１図における実施例をさらに規模を拡大し
、ｍ本のリング状伝送路を用いた場合の構成例を示すも
のであり、送信側ノーＦ　９００は、リスター１〜セル
生成回路９１１〜９Ｑと、書き込み制御回路９２１〜９
２Ｑ、送信セル多重回路９３１〜９３ｍと、送信バッフ
ァ９４１〜９４ｍと、送信制御回路９５１〜９５ｍと、
第１のインタフェース回路９６１〜９６ｍより構成され
る。また、受信側ノードは第２のインタフェース回路９
７１〜９７ｍと、受信制御回路９８１〜９８ｍと、受信
セルをある一定数（ｍ／ｎ）の送信元ノード単位に振り
分けるためのＡＴＭセルスイッチ９０３と、受信バッフ
ァ９９１〜９９ｎと、それに付随する読み出し制御回路
１００１〜１００ｎより構成される。

本実施例の構成は、多数（ｍ）のリング状伝送路１０１
１−１０１ｍ　、　１０２１−１０２ｍ　、　１０３１
−１０３ｍを用いるため第１図と同じ構成をとれば送信
側ノード９００での送信セルの送信バッファ９３１〜９
３ｍへの書き込み制御及び受信側ノー＋；９ｏ＋ての受
信セルの受信バッファからの読み出し制御動作が処理速
度上困難となる可能性がある。そこで本実施例では、送
信側ノード９００ての書き込み制御と受信側ノード９０
１での読み出し動作を分割して行い、処理速度の問題に
対処している。第９図の例では送信側ノード９００での
書き込み制御をＱ個の書き込み制御回路９２１〜９２Ｑ
、をそれに付随するＱ個のりスター１〜セル生成回路９
１１〜９１１Ωで行い、受信ノード９０１ての読み出し
制御をｎ個の受信バッファ９９１〜９９ｎとそれに付随
するｎ個の読み出し制御回路１００１〜］、ＯＯｎで行
う。また、送信側ノード９００で書き込み制御を分割し
て行うため各書き込み制御回路９２１〜９２Ｑからのセ
ルを多重する送信セル多重回路を各送信バッファ９４１
〜９４ｍ毎に設ける。また、受信側ノード９０１で読み
出し制御を分割して行うため、受信セルをその送信元ノ
ードに従い、受信バッファ９９１〜９９ｎに振り分ける
ためのＡＴＭセルスイッチ９０３を受信制御回路９８１
〜９８ｒｎと受信バッファ９９１〜９９ｎの間に挿入す
る。

本構成においては送信側ノード９００での書き込み制御
及びリスタートセル生成が分割して行われるので、受信
側ノード９０１での読み出し制御は、送信側ノードの書
き込み制御回路９２１〜９２Ｑ対応に行われる。

上記示した第９図の構成により大規模なシステムへの拡
張が可能となる。

以上本発明をリング状伝送路に適応した実施例を示した
が、本発明はさらに１対１の通信又は、バス状伝送路に
複数のノードが配置された構成による通信にも同様に適
応可能である。また本実施例は物理的な伝送路を複数本
用いたが、周波数多重又は波長多重を用い伝送路上は、
論理的に多重し、伝送路数を削減することも可能である
。

本実施例によれば、複数の伝送路を用い、等価的に１本
の大容量の伝送路を構成することが出来、多重化効果を
大きくすることが可能である。また、受信側ノードにお
ける受信バッファに共通バッファメモリを用いれば、メ
モリ共用化によるメモリ量の削減、受信セルを送信元ノ
ード毎に管理するために異なる送信元ノードからのセル
同士によるブロッキングが同辺可能なためにセル伝送遅
延量の削減が可能となる。また、前述のように送信側ノ
ードで分割書込み制御及び受信側ノードで分割読み出し
制御を行えば大規模なシステムが実現可能となる。

〔発明の効果〕

本発明によれば、複数の物理的または論理的回線を用い
、１本の大容量（複数の物理又は論理的回線容量の総和
）の回線を構成出来るため、多重°２７　。

化効果を大きくすることが可能である。

また−本発明によれば、回線へのセル送信制御及び回線
からのセル受信制御は、送信側ノードでの送信バッファ
への書き込み制御及び受信側ノードでの読み出し制御と
いった複数回線を制御するための機構とは独立している
ために、複数回線を意識することなく独立に動作可能で
あり、その動作・構成を単一回線の場合と変える必要は
ない。

また本発明によれば、受信側ノードにおける受信バッフ
ァに共通バッファ型メモリを用いれば、バッファ量の削
減、セル伝送遅延の減少が可能である。

また本発明によれば、送信側ノードでの分割書き込み制
御及び受信側ノードでの分割読み出し制御により大規模
システムが実現可能である。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図である。 第２図は、個別バッファを適用した場合の第１図におけ
る受信バッファと読み出し制御回路のブロック図、第３
図は、共通バッファ型メモ゛ｚ８　゛ りを適用した場合の第１図における受信バッファと読み
出し制御回路のブロック図である。第４図。 第５図は、第１図の動作を説明するための図である。第
６図は、第１図における実施例の適用を説明する図であ
る。第７図は、第２図における状態管理メモリの記憶内
容を示す図である。第８図は第３図における状態管理メ
モリの記憶内容を示した図である。第９図は、本発明を
大規模システムに適応した場合の実施例のブロック図で
ある。 ］、００・・・送信側ノード、１０１　　受信側ノード
。 １０２・・リスター１−セル生成回路、。 １０３・・・書き込み制御回路。 １．０４〜］、０７・・送信バッファ。 １０８〜１１１・・・送信制御回路。 １１２〜１１５　　第１のインタフェース回路。 １１６〜１１９・・第２のインタフェース回路。 １２０〜１２３・・受信制御回路、１２４　　受信バッ
ファ。 １２５・・読み出し制御回路。 １２６・送信加入者側回線。 １２７・・受信側加入者回線、１２８　　ヘッダ送信線
。 １２９−受信バッファ制御線。 １３２〜１３５，１３６〜１３９．１４０〜１４３　　
リング状伝送路。 ２００・・・受信バッファ、２０１・・読み出し制御回
路。 ２０２〜２０５・・ＦＩＦＯメモリ、２０６・・・多重
回路。 ２０７・・ヘッダ解析回路。 ２０８・・到着セルデータ蓄積回路、２０９・セレクタ
。 ２１０・状態管理メモリ。 ２１トメモリ書き込み制御回路。 ２１２・メモリ読み出し回路。 ２１３・読み出し判定回路。 ２１４〜２１７−受信セル入力線。 ２１８・書き込み制御線、２】９・読み出し制御線。 ２２０・　リスタートセル通知線。 ２２１・・到着セルデータ蓄積回路制御線。 ２０９・・・セレクタ制御線。 ２１０・・状態管理メモリデータ転送・制御線。 ２２３・セル読み出し指示線。 ２２４・受信側加入者回線、３００・受信バッファ。 ３０１・・読み出し制御回路、３０２・・多重回路。 ３０３−共通バッファ型メモリ。 ３０４・・・ヘッダ解析回路。 ３０５・書き込みアドレスメモリ。 ３０６・・状態管理メモリ、３０７　　読み出し判定回
路。 ３０８・・空アドレス管理メモリ。 ３０９・・読み出しアドレスメモリ。 ３１０・・メモリ読み出し制御回路。 ３１１〜３１４・・受信セル入力線。 ３１５・受信側加入者回線。 ３１６・ヘッダ解析結果通知線。 ３１７・・・次書き込みアドレス通知線。 ３１８・・・書き込みアドレス線。 ３１９・読み出しアドレス線。 ３２０・・・次読み出しアドレス通知線。 ３２１・・状態管理メモリデータ転送・制御線。 ３２２・読み出し可能セル通知線。 ３２３・・読み出し制御線。 ６００−６０５−通信ノー１乞　　６０６−６１．７−
・加入者。 ６１８・・・リング状伝送路、９００　　送信側ノード
。 ９０１−受信側ノード。 ９１１〜９１Ｑ、・　リスター１−セル生成回路。 ９２１〜９２’Ｑ・・書き込み制御回路。 ９３１〜９３ｍ　　送信セル多重回路。 ９４１〜９４ｍ・・送信バッファ。 ９５１〜９５ｍ・・送信制御回路。 ９６１〜９６ｍ・・・第１のインタフェース回路。 ９７１〜９７ｍ・第２のインタフェース回路。 ９８１〜９８ｍ・・受信制御回路。 ９０３・　ＡＴＭスイッチ。 ９９１〜９９ｎ・・・受信バッファ。 １００１〜１００ｎ・・読み出し制御回路。 １０１１−１０１ｍ　、　１．０２１−１０２ｍ　、　
１０３１−］−０３ｒｎリンク状伝送路。

Claims (1)

1. 【特許請求の範囲】 １、ヘッダ部と情報部からなるパケットを用いるパケッ
   ト通信システムにおいて、複数の物理的又は論理的回線
   を用い、送信側ノードではパケットを適当な順序で該複
   数の物理的又は論理的回線に対し振り分けて送信し、受
   信側ノードでは、受信したパケットを該送信側ノードで
   パケットを該複数の物理的又は論理的回線に振り分けた
   順序に基づいて送信側ノードでパケットを該複数の物理
   的又は論理的回線に振り分ける前と同一順序に並べ替え
   ることを特徴とするパケット通信方式。 ２、リング状又は、バス状の伝送路に複数の通信ノード
   を配置し、該複数ノード間で該リング状又はバス状の伝
   送路を共用して通信するパケット通信方式において、複
   数の物理的又は論理的回線を上記リング状又はバス状の
   伝送路に設置し、複数の物理的又は論理的回線に対し、
   送信側ノードでは適当な順序で送信パケットを振り分け
   、該複数の物理的又は論理的回線毎に送信が可能となっ
   た場合に該送信パケットを送信し、受信側ノードでは、
   該送信側ノード毎に該送信側ノードからのパケットを該
   送信側ノードで振り分けを行ったと同一順序に並べ替え
   ることを特徴とするパケット通信方式。 ３、請求項１または請求項２記載のパケット通信方式に
   おいて、上記送信側ノードで周期的に特別なパケット“
   リスタートセル”を全物理的又は論理的回線に送出し、
   上記受信側ノードでは該“リスタートセル”により受信
   パケットの順序性の確認及び順序の再調整を行うことを
   特徴とするパケット通信方式。 ４、ヘッダ部と情報部からなるパケットを用いるパケッ
   ト通信装置において、複数の物理的又は論理的回線を用
   い、送信パケットを該複数の物理的又は論理的回線に対
   し適当な順序で送出する送信回路と、該複数の物理的又
   は論理的回線に到着した受信パケットを送信側送信回路
   が送信した順序と同一の順序で読み出しを行う受信回路
   とを備えることを特徴とするパケット通信装置。 ５、リング状又はバス状の伝送路を共用して通信を行う
   パケット通信装置において、複数の物理的又は論理的回
   線を該リング状又はバス状の伝送路上に設置し、該複数
   の物理的又は論理的回線対応に設置される送信パケット
   を待機させる送信バッファ及び該送信バッファに接続さ
   れ該複数の物理的又は論理的回線へのパケットの送信制
   御と該複数の物理的又は論理的回線からの受信制御を行
   う送受信制御回路と、該送信バッファに送信パケットを
   、送信先パケット通信装置毎又は、呼毎に順序を管理し
   、適当な順序で書き込み制御を行う書き込み制御回路と
   、該送受信制御回路からの受信パケットを一旦蓄積する
   受信バッファと、該受信バッファから受信パケットを送
   信元パケット通信装置において送信バッファに書き込ん
   だのと同一順序で読み出し制御を行う読み出し制御回路
   とを備えることを特徴とするパケット通信装置。 ６、リング状又はバス状の伝送路を共用して通信を行う
   パケット通信装置において、ｍ（ｍは整数）本の物理的
   又は論理的回線を該リング状又はバス状の伝送路に設置
   し、該ｍ本の物理的又は論理的回線対応に設置される送
   信パケットを待機させるためのｍ個の送信バッファ及び
   該ｍ個の送信バッファに接続され該ｍ本の物理的又は論
   理的回線へのパケットの送信制御と該ｍ本の物理的又は
   論理的回線からの受信制御を行うｍ個の送受信制御回路
   と該ｍ個の送信バッファに送信パケットを送信先パケッ
   ト通信装置毎又は呼毎に順序を管理し、適当な順序で書
   き込み制御を行うｌ（ｌは整数）個の書き込み制御回路
   と、該ｍ個の送信バッファ対応に設置され、該ｌ個の書
   き込み制御回路からのパケットを多重するｍ個のパケッ
   ト多重回路と、受信パケットを一旦蓄積するｎ（ｎは整
   数）個の受信バッファと、該ｎ個の受信バッファから受
   信パケットを送信元パケット通信装置において、該ｍ個
   の送信バッファに書き込んだのと同一の順序で読み出し
   を行うｎ個の読み出し制御回路と、該ｍ個の送受信制御
   回路と該ｎ個の受信バッファとの間に設置され、該ｍ個
   の送受信制御回路からの受信パケットを送信元ノード毎
   に適当にｎグループに分け、該ｎ個の受信バッファに振
   り分けるＡＴＭスイッチとを備えることを特徴とするパ
   ケット通信装置。 ７、請求項４記載のパケット通信装置において、上記送
   信回路では一定又は適当な周期毎に特別なパケット“リ
   スタートセル”を全複数の物理的又は論理的回線に送出
   し、受信回路では該“リスタートセル”を利用し、受信
   パケットの順序性確認および順序の再調整を行うことを
   特徴とするパケット通信装置。 ８、請求項５及び６項記載のパケット通信装置において
   、送信先パケット通信装置毎、又は、呼毎に一定又は適
   当な周期毎に特別なパケット“リスタートセル”を全複
   数の物理的又は論理的回線に送出するか又は全送信バッ
   ファに書き込むリスタートセル生成回路を備え、前記読
   み出し制御回路において送信元パケット通信装置から送
   られて来る該“リスタートセル”により前記受信バッフ
   ァから読み出す受信セルの順序性確認及び順序の再調整
   を行うことを特徴とするパケット通信装置。 ９、請求項５又は請求項６記載のパケット通信装置であ
   って、前記受信バッファを前記送受信制御回路対応に備
   えた構成とすることを特徴とするパケット通信装置。 １０、請求項５又は請求項６記載のパケット通信装置に
   おいて、受信バッファとして共通バッファ型メモリを用
   い、受信パケットを送信元パケット通信装置又は呼毎に
   、さらに前記複数の物理的又は論理的回線毎に、アドレ
   スチェーンを組み、該共通バッファ型メモリに蓄積する
   ことを特徴とするパケット通信装置。